KR20090059049A - 신호 생성 회로 - Google Patents

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KR20090059049A
KR20090059049A KR1020080122278A KR20080122278A KR20090059049A KR 20090059049 A KR20090059049 A KR 20090059049A KR 1020080122278 A KR1020080122278 A KR 1020080122278A KR 20080122278 A KR20080122278 A KR 20080122278A KR 20090059049 A KR20090059049 A KR 20090059049A
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오사무 아리사카
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

신호 생성 회로는 기준 클럭을 출력하는 상태와 기준 클럭의 일 사이클보다 더 짧은 제1 시간만큼 기준 클럭을 지연시킨 신호를 출력하는 상태를 스위칭할 수 있는 입력 스테이지 지연 회로, 입력 스테이지 지연 회로의 출력이 게이트 회로의 출력에 대응하는 신호를 출력하도록 변경되는 포인트로부터 기준 클럭의 일 사이클보다 더 짧은 제2 시간 동안 입력 스테이지 지연 회로의 출력을 보유하는 게이트 회로를 포함하는 제어부, 및 제어부의 출력 신호를 제2 시간만큼 지연시킨 신호를 출력하는 출력 스테이지 지연 회로를 포함하며, 여기서, 입력 스테이지 지연 회로는 제어부의 출력 신호의 변화에 응답하여 출력 상태를 스위칭한다.
Figure P1020080122278
신호 생성 회로, 발진, 기준 클럭

Description

신호 생성 회로{SIGNAL GENERATING CIRCUIT}
본 발명은 출력 신호의 L 레벨 주기 및 H 레벨 주기를 제어하는 신호 생성 회로에 관한 것이다.
최근 몇 년 동안, 전자 디바이스들이 고속 동작을 수행함에 따라, 펄스가 더 정밀하게 변하는 타이밍을 제어하는 것이 점차 중요해지고 있다. 일본 미심사 특허출원 공보 제2000-269816호(발명자 Kudo 등)는 지연 회로를 사용하여 상승 에지를 지연시키는 PWM 제어 회로를 개시하고 있다. PWM 제어 회로는 상승 에지를 지연시켜서 듀티 비율(duty ratio)이 변경된 신호를 출력한다. 그러나, 발명자가 Kudo 등인 상기 공보에 개시되어 있는 PWM 제어 회로에서, 출력된 신호의 사이클은 전혀 고려되어 있지 않다. 한편, 일본 미심사 특허출원 공보 제5-167404호(발명자 Shinpo)는 사이클이 연장된 신호를 출력하는 발진 제어 디바이스를 개시하고 있다. 발명자가 Shinpo인 상기 공보에 개시되어 있는 발진 제어 디바이스는 복수의 지연 회로를 사용하여 발진기에 의해 생성된 기준 클럭을 지연시키고, 카운터 값에 기초하여 복수의 지연 회로의 출력들로부터 임의의 출력을 선택하며, 그 클럭의 펄스 폭을 연장시킨다.
발명자가 Shinpo인 상기 공보에 개시되어 있는 발진기 제어 디바이스에서, 펄스 폭이 연장된 신호 또는 펄스 폭이 연장되지 않은 신호 중 하나만이 출력된다. 본 발명자들은 사이클의 연장을 고려한 복수의 종류의 신호들을 출력하는 것이 어렵다는 문제점을 발견했다.
본 발명의 실시형태의 제1 예시 양태는, 기준 클럭을 출력하는 상태와 기준 클럭의 일 사이클보다 더 짧은 제1 시간만큼 기준 클럭을 지연시킨 신호를 출력하는 상태를 스위칭할 수 있는 입력 스테이지 지연 회로, 입력 스테이지 지연 회로의 출력이 게이트 회로의 출력에 대응하는 신호를 출력하도록 변경되는 포인트로부터 기준 클럭의 일 사이클보다 더 짧은 제2 시간 동안 입력 스테이지 지연 회로의 출력을 보유하는 게이트 회로를 포함하는 제어부, 및 제어부의 출력 신호를 제2 시간만큼 지연시킨 신호를 출력하는 출력 스테이지 지연 회로를 포함하는 신호 생성 회로이며, 상기 입력 스테이지 지연 회로는 제어부의 출력 신호의 변경에 대응하여 출력 상태를 스위칭한다.
제어부는, 제어부의 출력 신호의 변경에 대응하여 입력 스테이지 지연 회로의 출력 신호를 스위칭하도록 입력 스테이지 지연 회로의 출력 상태가 변경되는 포인트로부터 기준 클럭의 일 사이클보다 더 짧은 제2 시간 동안 입력 스테이지 지연 회로의 출력을 보유하며, 이로써, 출력 스테이지 지연 회로로부터 제2 시간의 지연 을 갖는 신호를 출력할 수 있다.
본 발명에 따르면, 기준 클럭의 사이클보다 더 정밀한 사이클에 의해 제어되는 복수의 출력 신호를 출력하는 신호 생성 회로를 제공할 수 있다.
상기 및 이 밖의 예시적인 양태, 이점, 및 특징들은 첨부 도면과 함께 취해지는 특정한 예시적인 실시형태들에 대한 다음의 설명으로부터 더 명확해질 것이다.
[제1 예시적인 실시형태]
이하, 본 발명의 예시적인 실시형태들은 도면을 참조하여 상세히 설명할 것이다. 도 1은 제1 예시적인 실시형태에 따른 신호 생성 회로를 도시한 블록도이다. 도 1에 도시한 바와 같이, 제1 예시적인 실시형태의 신호 생성 회로(1)는 입력 스테이지 지연 회로(10), 출력 스테이지 지연 회로(20), 및 제어부(30)를 포함한다.
입력 스테이지 지연 회로(10)는 복수의 지연 엘리먼트들(11 내지 13), 및 선택기(14)를 포함한다. 복수의 지연 엘리먼트들(11 내지 13) 각각은 기준 클럭에 기초하여 설정된 시간(제1 시간) 지연을 갖는 입력 기준 클럭을 출력한다. 제1 예시적인 실시형태에서, 지연 엘리먼트(11)는 1/4 사이클의 지연을 갖는 기준 클럭을 출력한다. 이하, 지연 엘리먼트(12)는 2/4 사이클의 지연을 갖는 기준 클럭을 출력하며, 지연 엘리먼트(13)는 3/4 사이클의 지연을 갖는 기준 클럭을 출 력한다.
입력 스테이지 지연 회로(10)의 선택기(14)는 후술하는 입력 스테이지 지연 선택 신호(S1)에 기초하여 기준 클럭과 지연 엘리먼트들(11 내지 13)로부터 출력된 신호들 중 임의의 하나를 선택하여 출력한다. 선택기(14)로부터 출력된 신호는 입력 스테이지 지연 출력 신호(Se)로서 후술하는 게이트 회로(33)로 출력된다. 선택기(14)는 기준 클럭을 출력하는 상태를 먼저 선택한다. 그 다음, 선택기(14)의 선택이 제1 시간 동안 스위칭되는 경우, 후술하는 입력 스테이지 지연 선택 신호(S1)에 기초하여, 지연 엘리먼트들 중 어느 하나가 선택된다. 이 경우, 후술하는 출력 스테이지 지연 회로(20)의 선택기(24)로 출력된 값과 동일한 지연 시간을 제공할 수 있는 지연 엘리먼트(선택 지연 엘리먼트)가 선택된다.
제어부(30)는 주파수 조정 레지스터(31), 입력 스테이지 지연 설정부(32), 및 게이트 회로(33)를 포함한다. 주파수 조정 레지스터(31)는 출력 신호의 주파수에 대응하는 설정을 보유하는 레지스터이다. 주파수 조정 레지스터(31)에서 보유하는 값은 입력 스테이지 지연 설정부(32), 및 후술하는 출력 스테이지 지연 회로(20)의 선택기(24)로 출력된다.
입력 스테이지 지연 설정부(32)는, 기준 클럭과 지연 엘리먼트들(11 내지 13)에 의해 기준 클럭을 지연시킨 신호들 중 임의의 하나를 선택하는 입력 스테이지 지연 선택 신호(S1; 이하 제1 선택 신호라고 지칭함)를 입력 스테이지 지연 회로(10) 내의 선택기(14)로 출력한다. 입력 스테이지 지연 설정부(32)는 후술하는 게이트 회로(33)의 출력이 변할 때마다, 선택 지연 엘리먼트를 순차적으로 스위 칭한다. 입력 스테이지 지연 설정부(32)는 게이트 회로(33)의 출력이 상승하거나 하강하는 상태에 기초하여, 선택 지연 엘리먼트를 순차적으로 스위칭한다. 제1 선택 신호(S1)는 후술하는, 출력 스테이지 지연 회로(20)의 선택기(24)로 출력된 값과 동일한 지연 시간을 제공할 수 있는 지연 엘리먼트(선택 지연 엘리먼트)가 선택된다는 것을 나타내는 신호이다.
게이트 회로(33)는 입력 스테이지 지연 회로(10)로부터 출력 스테이지 지연 회로(20)로 출력되는 신호의 입력(입력 스테이지 지연 출력 신호(Se))을 제어하는 회로이다. 제1 예시적인 실시형태에 따른 게이트 회로(33)는 래치 회로(latch circuit; 331) 및 일치 검출부(match detecting part; 332)를 포함한다. 래치 회로(331)는 일치 검출부(332)의 출력에 기초하여 출력 값이 래치 회로(331)로의 입력과 상관없이 고정되는지 여부 또는 래치 회로(331)로의 입력 값이 직접 출력되는지 여부를 결정한다. 일치 검출부(332)는 게이트 회로(33)의 출력, 입력 스테이지 지연 회로(10)의 출력, 및 출력 스테이지 지연 회로(20)의 출력의 일치 및 불일치를 검출한다. 3개의 입력이 일치하지 않는 경우, 일치 검출부(332)는 래치 회로(331)로 입력된 값과 상관없이 출력 값을 고정시키는 신호를 출력한다. 3개의 입력이 일치하는 경우, 래치 회로(331)로 입력된 값은 래치 회로(331)로부터 직접 출력된다.
출력 스테이지 지연 회로(20)는 게이트 회로(33)로부터 출력된 신호를 직접 출력하거나, 주파수 조정 레지스터(31)에 설정된 값에 기초하여 소정의 양만큼 신호를 지연시킨 후에 게이트 회로(33)로부터 출력된 신호를 출력하는 회로이다. 출력 스테이지 지연 회로(20)는 복수의 지연 엘리먼트들(21 내지 23) 및 선택기(24)를 포함한다. 복수의 지연 엘리먼트들(21 내지 23)은 제2 시간만큼 게이트 회로(33)의 출력을 지연시켜서, 그 지연된 신호를 출력한다. 제1 예시적인 실시형태에서, 복수의 지연 엘리먼트들(21 내지 23)은 예를 들어, 기준 클럭의 1/4 사이클, 2/4 사이클, 및 3/4 사이클만큼 게이트 회로(33)의 출력을 지연시켜서, 그 지연된 신호들을 출력한다.
제1 예시적인 실시형태에서, 출력 스테이지 지연 회로(20)는 기준 클럭의 일 사이클에 관한 m/n(m 및 n은 자연수이고, m < n이며, 기약분수임) 시간에 대응하는 시간 지연을 갖는 신호를 출력한다. 이 경우, 입력 스테이지 지연 회로(10) 및 출력 스테이지 지연 회로(20) 각각은 1/n, 2/n, ..., (n-2)/n, 및 (n-1)/n 배의 지연을 제공할 수 있는 (n-1)개의 지연 엘리먼트를 포함한다. 제1 예시적인 실시형태에서, n은 4이며, 입력 스테이지 지연 회로(10) 및 출력 스테이지 지연 회로(20) 각각은 3개의 지연 엘리먼트를 포함한다. 그러나, 본 발명은 n≥2인 경우에 적용될 수 있다.
출력 스테이지 지연 회로(20) 내의 선택기(24)는, 주파수 조정 레지스터(31)에 설정된 값에 기초하여, 게이트 회로(33) 및 지연 엘리먼트들(21 내지 23)로부터 출력된 신호들 중 임의의 하나를 선택하고, 그 선택된 신호를 출력한다. 더 구체적으로, 주파수 조정 레지스터(31)는, 주파수 조정 레지스터(31)에서 보유하며 게이트 회로(33) 및 지연 엘리먼트들(21 내지 23)로부터 출력된 신호들 중 임의의 하나를 선택하는 출력 스테이지 지연 선택 신호(S2; 이하, 제2 선택 신호라고 지칭 함)를 출력 스테이지 지연 회로(20) 내의 선택기(24)로 출력한다. 이와 같이, 선택기(24)는 (n-1)개의 지연 엘리먼트들로부터 m/n 배의 지연을 제공할 수 있는 지연 엘리먼트를 선택한다.
이하, 전술한 바와 같이 구성되는 신호 생성 회로(1)의 동작을 도 2를 참조하여 설명할 것이다. 도 2는 도 1에 도시한 신호 생성 회로의 동작을 도시한 타이밍 차트를 나타낸다. 더 구체적으로, 도 2는 신호 생성 회로(1) 내의 각각의 포인트에서의 파형을 도시한 타이밍 차트이다. 도 2는 또한, 제1 선택 신호(S1)에 기초하여 각각의 타이밍에서 입력 스테이지 지연 회로(10) 내의 선택기(14)로부터 어느 지연 엘리먼트가 출력되는지를 도시한다. 도 2에서, Sa 내지 S1은 각각 도 1의 Sa 내지 S1에 대응하는 파형들을 나타낸다. 다음의 설명에서, 출력 스테이지 지연 회로(20)는 기준 클럭의 일 사이클에 대해 1/4 배(이 경우, m=1, n=4)의 지연을 갖는 신호를 출력한다고 가정한다. 즉, 클럭이 H 주기 및 L 주기 모두에 관해 1/4 사이클만큼 연장된 클럭을 출력하는 일례를 참조하여 설명할 것이며, 이 클럭은 기준 클럭의 사이클보다 1.25배 큰 사이클의 클럭이다.
주파수 조정 레지스터(31)에는, 주파수 조정 레지스터(31)로부터 출력된 신호에 대응하는 값(여기에서, 기준 클럭보다 1.25배 큰 사이클)을 나타내는 값이 설정되어 있다. 출력 스테이지 지연 선택 신호(S2)로서 주파수 조종 레지스터(31)에 설정되어 있는 값을 수신한 출력 스테이지 지연 회로(20)에서, 선택기(24)로부터 출력된 신호는 1/4 지연 엘리먼트의 출력(Sh)으로 고정된다.
다음의 설명에서, 게이트 회로 출력(Sf) 및 출력 신호(Sk)는 클럭 입력의 시 작점에서 디폴트로서 H 레벨로 설정된다(도 2에서 t0 참조). 기준 클럭이 입력되는 경우, 선택기(14)는 주파수 조정 레지스터(31)에 설정된 값에 기초하여, 입력된 기준 클럭(Sa)을 선택한다. 따라서, 시간 t0에서, 입력 스테이지 지연 회로(10)는 입력 스테이지 지연 출력 신호(Se)로서 H 레벨 신호를 출력한다. 게이트 회로 출력(Sf)은 H 레벨로 유지된다.
그 다음, 시간 t1에서, 입력된 기준 클럭이 하강한다. 선택기(14)가 기준 클럭(Sa)을 선택하고 있기 때문에, 신호들(Se 및 Sf)은 Sa의 하강에 따라 하강한다. 이 시점에서, 1/4 사이클만큼 게이트 회로(33)의 출력 신호(Sf)를 지연시킨 신호(도 2에서 Sh 참조)가 출력 신호(Sk)로서 선택되기 때문에, 출력 신호(Sk)는 H 레벨로 유지된다. 이 시점에서, 입력 스테이지 지연 출력 신호(Se), 게이트 회로(33)의 출력(Sf), 및 출력 신호(Sk) 사이의 불일치가 발생한다. 따라서, 일치 검출부(332)의 출력은 변하며, 이 시점에서 래치 회로(331)는 입력 신호와 상관없이 출력 신호를 유지한다(도 2의 Sf 및 S1을 참조).
게이트 회로(33)의 출력(Sf)이 하강하여 변함에 따라, 입력 스테이지 지연 설정부(32)는 선택되는 신호들을 스위칭하는 제1 선택 신호(S1)를 선택기(14)로 출력한다. 출력 스테이지 지연 회로(20)의 선택기(24)에서는, 1/4 배의 지연을 갖는 신호를 출력하는 지연 엘리먼트(21)가 선택되어 있다. 따라서, 입력 스테이지 지연 설정부(32)는 선택되는 신호를 Sb로 스위칭하는 제1 선택 신호(S1)를 선택기(14)로 출력한다. 시간 t2에서, 선택기(14)는 입력 스테이지 지연 설정부(32)로부터의 제1 선택 신호(S1)에 기초하여 1/4 지연 엘리먼트로부터의 출 력(Sb)을 선택한다. 따라서, 입력 스테이지 지연 출력 신호(Se) 또한, H 레벨로 상승한다(도 2에서의 t2 참조). 이 시점에서, 래치 회로(331)는 일치 검출부(332)의 출력에 의해 고정된 출력을 갖기 때문에, 게이트 회로(33)의 출력(Sf)는 변경되지 않고 L 레벨로 유지된다.
그 후, 시간 t3에서, 입력 스테이지 지연 출력 신호(Se) 또한, 1/4 지연 엘리먼트(11)의 출력 신호(Sb)의 하강에 따라 하강한다. 입력 스테이지 지연 출력 신호(Se)가 하강함에 따라, 입력 스테이지 지연 출력 신호(Se)의 레벨, 게이트 회로의 출력(Sf)의 레벨, 및 출력 신호(Sk)의 레벨은 서로 일치한다. 따라서, 래치 회로(331)는 입력 스테이지 지연 회로(10)의 출력의 보유를 취소하고, 입력 신호를 다시 출력한다.
예를 들어, 출력 스테이지 지연 회로(20)의 지연 엘리먼트는 제1 예시적인 실시형태에 도시된 신호 생성 회로(1)에서 1/4 사이클 지연으로 고정된다. 게이트 회로(33)로부터 출력된 신호(Sf)가 변하는 경우, 선택 지연 엘리먼트들은 입력 스테이지 지연 회로(10)에 의해 순차적으로 스위칭된다. 신호(Sf)가 변한 후, 입력 스테이지 지연 출력 신호(Se)의 레벨, 게이트 회로(33)의 출력(Sf)의 레벨, 및 출력 신호(Sk)의 레벨이 일치하기 전의 주기 동안에, 신호(Sf)는 입력 스테이지 지연 회로(10)의 출력(Se)의 레벨을 유지한다. 따라서, 사이클이 기준 클럭의 사이클보다 더 짧은 단위로 연장된 출력 신호(Sk)를 신호 생성 회로(1)로부터 출력하는 것이 가능하다.
이하, 도 3은 출력 스테이지 지연 회로(20)의 지연 엘리먼트가 2/4 사이클 지연으로 고정된 경우의 동작을 도시한 타이밍 차트를 도시한다. 도 3은 도 2에 도시한 기준 클럭(Sa), 2/4 사이클만큼 기준 클럭을 지연시킨 지연 엘리먼트(12)로부터의 출력(Sc), 게이트 회로(33)의 출력(Sf), 및 출력 스테이지 지연 회로(20)로부터의 출력 신호(Sk)를 나타낸다. 도 3을 참조하여, 출력 스테이지 지연 회로(20)의 지연 엘리먼트가 2/4 사이클 지연으로 고정된 경우의 동작을 간단히 설명할 것이다.
도 3에 도시한 바와 같이, 입력 스테이지 지연 회로(10)에서, 기준 클럭을 출력하는 상태가 먼저 선택된다. 선택기(14)의 선택이 제1 시간 동안 제어부(30)의 게이트 회로(33)의 출력 변화에 따라 스위칭되는 경우, 입력 스테이지 지연 회로(10)의 선택기(14)는 출력 스테이지 지연 회로(20)의 선택기(24)로 출력되는 값과 동일한 지연 시간을 제공할 수 있는 지연 엘리먼트(선택 지연 엘리먼트)를 선택하는 제1 선택 신호(S1)를 출력한다. 즉, 선택기(14)에서, 2/4 만큼 기준 클럭을 지연시키는 지연 엘리먼트(12)가 선택된다. 이 시점에서, 게이트 회로(33)의 출력(Sf)는, 기준 클럭의 2/4 사이클 동안 지연 엘리먼트를 스위칭할 때 획득되는 입력 스테이지 지연 회로(10)의 출력(Se)의 레벨을 유지한다. 그 다음, 지연 엘리먼트(12) 및 입력 스테이지 지연 회로(10)로부터 출력된 신호(Sc), 게이트 회로(33)의 출력(Sf), 및 출력 스테이지 지연 회로(20)의 출력 신호(Sk)가 서로 일치하는 경우, 래치 회로(331)는 입력 스테이지 지연 회로(10)의 출력의 보유를 취소한다. 따라서, 2/4 사이클만큼 기준 클럭을 지연시킴으로써 획득된 신호가 출력 신호(Sk)로서 출력된다.
출력 스테이지 지연 회로(20)의 지연 엘리먼트가 2/4 사이클 지연으로 고정된 경우, 입력 스테이지 지연 회로(10)는, 다른 방법으로, 기준 클럭(Sa) 및 2/4 사이클만큼 기준 클럭을 지연시키는 지연 엘리먼트(12)를 선택한다. 이에 따라, 사이클이 기준 클럭의 사이클보다 더 짧은 단위로 연장된 출력 신호(Sk)는 출력 스테이지 지연 회로(20)로부터 출력될 수 있다.
이하, 도 4는 출력 스테이지 지연 회로(20)의 지연 엘리먼트가 3/4 사이클 지연으로 고정된 동작을 도시한 타이밍 차트를 나타낸다. 도 4에서, 도 2에 도시한 기준 클럭(Sa), 각각의 지연 엘리먼트로부터 출력된 신호(Sb 내지 Sd), 게이트 회로(33)의 출력(Sf), 및 출력 스테이지 지연 회로(20)의 출력 신호(Sk)가 도시되어 있다. 도 4를 참조하여, 출력 스테이지 지연 회로(20)의 지연 엘리먼트가 3/4 사이클 지연으로 고정된 경우의 동작을 간단히 설명할 것이다.
도 4에 도시한 바와 같이, 입력 스테이지 지연 회로(10)에서 기준 클럭을 출력하는 상태가 먼저 선택된다. 그 다음, 입력 스테이지 지연 회로(10)의 선택기(14)는, 게이트 회로(33)의 출력의 변화에 따라 3/4 사이클만큼 기준 클럭을 지연시키는 지연 엘리먼트(13)를 선택한다. 이 시점에서, 게이트 회로(33)의 출력(Sf)은, 기준 클럭의 3/4 사이클 동안 지연 엘리먼트들을 선택할 때 획득되는 입력 스테이지 지연 회로(10)의 출력(Se)의 레벨을 유지한다. 지연 엘리먼트(13) 및 입력 스테이지 지연 회로(10)로부터 출력된 신호(Sd), 게이트 회로의 출력(Sf), 출력 스테이지 지연 회로(20)의 출력 신호(Sk)가 서로 일치하는 경우, 래치 회로(331)는 입력 스테이지 지연 회로(10)의 출력의 보유를 취소한다. 그 다음, 입력 스테이지 지연 회로(10)의 선택기(14)는, 2/4 사이클만큼 기준 클럭을 지연시키는 지연 엘리먼트(12) 및 1/4 사이클만큼 기준 클럭을 지연시키는 지연 엘리먼트(11)를 순차적으로 선택한다. 따라서, 3/4 사이클만큼 기준 클럭을 지연시킨 신호가 출력 신호(Sk)로서 출력된다.
상기 설명으로부터, 제1 예시적인 실시형태에 따른 신호 생성 회로(1)에서, 입력 스테이지 지연 회로(10) 및 출력 스테이지 지연 회로(20) 각각은 기준 클럭의 사이클보다 더 짧은 사이클의 지연을 갖는 복수의 지연 엘리먼트들을 포함한다. 출력 스테이지 지연 회로(20)의 지연 엘리먼트가 1/4 사이클 지연으로 고정되고, 게이트 회로(33)로부터 출력된 신호(Sf)가 변하는 경우, 선택 지연 엘리먼트들은 입력 스테이지 지연 회로(10)에 의해 순차적으로 스위칭된다. 신호(Sf)가 변한 후 입력 스테이지 지연 출력 신호(Se)가 신호(Sf)의 레벨과 동일한 레벨로 변하기 전의 주기 동안에, 신호(Sf)는 입력 스테이지 지연 회로(10)의 출력(Se)의 레벨을 유지한다. 따라서, 사이클이 기준 클럭의 사이클보다 더 짧은 단위로 연장된 출력 신호(Sk)를 신호 생성 회로(1)로부터 출력하는 것이 가능하다. 또한, 출력 신호를 1.75 배 또는 2배 더 길게 연장한 신호는, 선택 지연 엘리먼트를 2/4 지연 엘리먼트 또는 3/4 지연 엘리먼트로 변경함으로써, 출력 스테이지 지연 회로(20)로부터 출력될 수 있다. 요약하면, 기준 클럭의 사이클보다 더 정밀한 사이클에 의해 제어되는 복수의 출력 신호들을 출력하는 것이 가능하다. 또한, 래치 회로(331) 및 일치 검출부(332)로 형성되는 게이트 회로(33) 및 지연 엘리먼트들(11 내지 13, 21 내지 23)을 사용하는 간단한 구성을 가짐으로써, 기준 클럭의 사이클보다 더 정밀한 지연을 갖는 복수의 출력 신호들을 생성하는 것이 가능하다.
[제2 예시적인 실시형태]
다음으로, 제2 예시적인 실시형태들을 설명할 것이다. 제2 예시적인 실시형태에는, 카운터, 사이클 비교 레지스터, 및 듀티 비교 레지스터가 제1 예시적인 실시형태의 신호 생성 회로(1)에 추가된다. 또한, 출력 스테이지 지연 회로(20) 및 듀티 비교 레지스터로부터 출력된 신호들이 입력되는 반전 플립-플롭(이하, 반전 F/F라고 지칭함)이 추가된다. 제2 예시적인 실시형태에 따른 신호 생성 회로(2)에서, 출력 신호의 듀티 비율이 기준 클럭의 사이클보다 더 짧은 단위로 제어되는 경우, 카운터의 클럭은 특정한 시간 주기 동안 연장된다. 이하, 제2 예시적인 실시형태에 따른 신호 생성 회로(2)를 상세히 설명할 것이다.
제2 예시적인 실시형태에 따른 신호 생성 회로(2)의 출력 신호의 일 사이클은 사이클 비교 레지스터에 설정된 카운터의 클럭의 개수와 동일하다. 또한, 듀티 비교 레지스터에 설정된 카운터의 클럭의 개수와 카운터의 카운트가 서로 일치하는 경우, 출력 신호는 H 레벨로부터 L 레벨로 변한다. 이하, 제2 예시적인 실시형태에 따른 신호 생성 회로(2)를 도 5를 참조하여 상세히 설명할 것이다. 도 5는 제2 예시적인 실시형태에 따른 신호 생성 회로(2)를 도시한 블록도이다. 도 5에 도시한 제2 예시적인 실시형태에 따른 신호 생성 회로(2)에서, 도 1에 도시한 제1 예시적인 실시형태의 컴포넌트와 동일한 컴포넌트는 동일한 참조부호 심벌에 의해 표시되어 있으며, 이에 대한 상세한 설명은 생략하였다.
도 5에 도시한 바와 같이, 제2 예시적인 실시형태에 따른 신호 생성 회로(2) 는 제어부(30) 내에 카운터(34), 사이클 비교 레지스터(35), 및 듀티 비교 레지스터(36)를 더 포함하며, 출력 스테이지 지연 회로(20)의 출력부에 반전 F/F(40)를 더 포함한다.
카운터(34)는 게이트 회로(33b)로부터 출력된 신호(Sf)의 펄스를 카운트한다.
사이클 비교 레지스터(35)는 타겟 출력 클럭의 일 사이클에 관해 클럭의 개수(이하, 사이클 세트 값이라고 지칭함; 예를 들어, 8개의 클럭)를 설정한다. 또한, 도시하지 않은 비교기가 카운터(34)와 사이클 비교 레지스터(35) 사이에 포함되어 있다. 이러한 비교기는 카운터(34)의 클럭의 개수를 사이클 세트 값과 비교하며, 클럭의 이들 개수가 일치하지 않는 경우, 비교기는 L 레벨 신호(Sm)를 출력한다. 한편, 카운터(34)의 클럭의 개수 및 사이클 세트 값이 서로 일치하는 경우, 비교기는 H 레벨 신호(Sm)를 출력한다. 도시하지 않는 비교기 및 사이클 비교 레지스터(35)의 비교 결과에 대응하는 신호는 게이트 회로(33b)의 출력에 대응하는 신호로서 제어부(30)로부터 출력된다.
듀티 비교 레지스터(36)는 예를 들어, 신호 생성 회로(2)로부터 출력된 출력 신호(So)가 H 주기로부터 L 주기로 변하는 타이밍에서 클럭의 개수(이하, 듀티 세트 값이라고 지칭함; 예를 들어, 3개의 클럭)를 설정한다. 또한, 도시하지 않은 비교기가 카운터(34)와 듀티 비교 레지스터(36) 사이에 포함되어 있다. 이러한 비교기는 카운터(34)의 클럭의 개수를 듀티 세트 값과 비교하며, 클럭의 이들 개수가 일치하지 않는 경우, 비교기는 L 레벨 신호를 출력한다. 한편, 카운 터(34)의 클럭의 개수와 듀티 세트 값이 서로 일치하는 경우, 비교기는 H 레벨 신호(Sn)를 출력한다.
카운터(34)와 듀티 비교 레지스터(36) 사이에 형성된 비교기(미도시)로부터 출력된 신호(Sn)가 변하는 경우, 반전 F/F(40)는 출력 신호(So)를 변경한다. 또한, 출력 스테이지 지연 회로(20)로부터 출력된 신호(Sk)가 변하는 경우, 반전 F/F(40)는 출력 신호(So)를 변경한다. 요약하면, 반전 F/F(40)는, 출력 스테이지 지연 회로(20)의 출력(Sk) 및 신호(Sn)에 응답하여 출력 신호(So)의 로직 레벨을 변경한다.
또한, 게이트 회로(33b)는 예를 들어, AND 게이트(333), NOR 게이트(334), 및 OR 게이트(335)를 포함한다. 게이트 회로(33b)는, 입력 스테이지 지연 회로(10) 내의 선택기(14)가 제1 선택 신호(S1)에 기초하여 출력된 신호들을 스위칭하는 경우, 카운터(34)로 하여금 카운트업(count up)하는 것을 방지하기 위해, 특정한 시간 주기 동안 게이트 회로(33b)의 출력 신호(Sf)를 연장한다.
다음으로, 이에 따라 구성된 신호 생성 회로(2)의 동작을 이하 도 6 및 도 7을 참조하여 설명할 것이다. 도 6은 신호 생성 회로(2) 내의 각각의 포인트에서의 파형을 도시한 타이밍 차트이다. 도 6에서, Sa 내지 Sk 및 Sm 내지 So는 도 5에서의 Sa 내지 Sk 및 Sm 내지 So에 대응하는 파형을 나타낸다. 도 7은 도 6에 도시한 신호 생성 회로(2)의 동작을 도시한 플로우 차트이다. 다음의 설명에서, 타겟 출력 클럭의 듀티 비율이 1/4 사이클 단위로 제어되는 경우에 대해 설명할 것이다.
다음의 설명에서, 게이트 회로 출력(Sf)은 클럭 입력의 시작점에서 디폴트로서 H 레벨로 설정되어 있다고 가정한다(도 6에서 t00 참조).
먼저, 주파수 조정 레지스터(31)로부터 출력된 신호(여기에서 출력 신호는 기준 클럭의 1/4 사이클 단위로 제어됨)에 대응하는 값을 나타내는 값은 주파수 조정 레지스터(31)에 설정되어 있다. 주파수 조정 레지스터(31)에 제2 선택 신호(S2)로서 설정된 값을 수신한 출력 스테이지 지연 회로(20)에서, 선택기(24)로부터 출력된 신호는 1/4 지연 엘리먼트의 출력(Sh)으로 고정된다. 또한, 선택기(14)에서, 기준 클럭을 출력하는 상태가 먼저 선택된다(도 7에서 스텝 S101 참조).
기준 클럭이 입력되는 경우(도 7에서 스텝 S102 참조), 선택기(14)는 주파수 조정 레지스터(31)에 설정된 값에 기초하여, 입력된 기준 클럭을 선택한다. 따라서, 시간 t00에서, 입력 스테이지 지연 회로(10)는 H 레벨 신호를 출력한다. 이 시점에서, 반전 F/F(40)로부터 출력된 출력 신호(So) 또한, 상승하여 H 레벨 신호를 출력한다.
그 후, 시간 t11에서, 카운터(34)는 입력된 기준 클럭의 4번째 클럭의 상승을 카운트한다. 이 시점에서, 카운터(34)의 클럭의 개수 및 듀티 세트 값은 서로 일치한다. 따라서, 듀티 비교 레지스터(36)와 카운터(34) 사이의 비교기(미도시)로부터 출력된 신호(Sn)는 상승한다(도 6에서 Sn 참조). 신호(Sn)가 상승하는 경우, 반전 F/F(40)는 출력 신호를 반전시킨다. 따라서, 출력 신호(So)는 하강한다.
시간 t22에서, 기준 클럭은 상승한다. 선택기(14)가 기준 클럭(Sa)을 선택하고 있기 때문에, 신호들(Se 및 Sf)은 Sa의 상승에 따라 상승한다. 따라서, 카운터(34)는 입력된 기준 클럭의 8번째 클럭의 상승을 카운트한다. 이 시점에서, 카운터(34)의 클럭의 개수와 사이클 세트 값은 서로 일치한다(도 7에서 스텝 S103). 따라서, 사이클 비교 레지스터(35)와 카운터(34) 사이의 비교기(미도시)로부터의 신호(Sm)는 상승한다(도 6에서 Sm 참조). 이 시점에서, 1/4 사이클만큼 신호(Sm)를 지연시킨 신호(Sh)가 출력 스테이지 지연 회로(20)의 출력 신호(Sk)로서 선택되기 때문에(도 6에서 Sh, Sk 참조), 출력 신호(Sk)는 L 레벨을 유지한다. 따라서, 반전 F/F(40)로부터 출력된 신호(So) 또한, L 레벨을 유지한다. 도 7에서 스텝 S103에서 카운터(34)의 클럭의 개수와 사이클 세트 값이 서로 일치하지 않는 경우, 프로세스는 다시 스텝 S102로 복귀한다.
신호(Sm)가 변하기 때문에, 입력 스테이지 지연 설정부(32)는 선택되는 신호를 Sb로 스위칭하는 신호를 선택기(14)로 출력한다. 더 구체적으로, 시간 t33에서, 1/4 지연 엘리먼트로부터의 출력(Sb)은 입력 스테이지 지연 설정부(32)로부터의 제1 선택 신호(S1)에 기초하여 선택된다. 따라서, 입력 스테이지 지연 출력 신호(Se)는 L 레벨로 하강한다(도 6에서 Se 참조). 이 시점에서, 게이트 회로(33b)가 카운트(34)를 카운트업하지 않기 위해 고정된 출력을 갖기 때문에, 게이트(33b)의 출력(Sf)은 변하지 않고 H 레벨을 유지한다(도 6에서 Sf 참조, 도 7에서 스텝 S104 참조). 요약하면, 입력 스테이지 지연 회로(10)의 출력의 레벨이 유지된다. 이 시점에서, 출력 신호(Sk)는 L 레벨을 유지하고, 신호(So) 또한, L 레벨을 유지한다.
이 후, 시간 t44에서, 입력 스테이지 지연 출력 신호(Se)는 1/4 지연 엘리먼트(11)의 출력 신호의 상승에 따라 상승한다(도 7에서 스텝 S105). 이 시점에서, 1/4 사이클만큼 신호(Sm)를 지연시킨 출력 스테이지 지연 회로(20)의 출력 신호(Sk)는 상승한다. 따라서, 반전 F/F(40)로 입력된 신호(Sk)는 변하며, 즉, 반전 F/F(40)는 출력 신호(So)를 변경한다. 이 시점에서, 입력 스테이지 지연 회로(10)의 출력(Se)의 레벨, 제어부(30)의 출력(Sm)의 레벨, 및 출력 신호(Sk)의 레벨은 서로 일치하며, 입력 스테이지 지연 회로(10)의 출력의 보유는 취소된다. 따라서, 출력 신호(So)의 제2 사이클이 시작되며, 게이트 회로(33b)는 다시, 입력된 신호의 출력 상태가 된다(도 6에서 t44에서의 Sf 참조). 그 다음, 출력 신호(So)는 H 레벨 상태에 있고, 입력 스테이지 지연 회로(10)의 출력(Se)은 하강한다. 또한, 게이트 회로(33b)의 출력(Sf)은 L 레벨 상태에 있고, 클럭은 카운터에 공급된다(도 7에서 스텝 S106). 그 다음, 프로세스는 다시 스텝 S102로 복귀하여 전술한 동작을 반복하며, 듀티 비율이 1/4 사이클 단위로 제어되는 신호가 출력된다.
상기 설명으로부터, 입력 스테이지 지연 회로(10) 및 출력 스테이지 지연 회로(20) 각각은 제2 예시적인 실시형태에 따른 신호 생성 회로(2)에서의 기준 클럭의 사이클보다 더 짧은 사이클의 지연을 갖는 복수의 지연 엘리먼트들을 포함한다. 그 다음, 출력 스테이지 지연 회로(20)의 지연 엘리먼트들이 1/4 사이클 지연으로 고정된 경우, 선택 지연 엘리먼트들은 입력 스테이지 지연 회로(10)에서 순차적 으로 스위칭되며, 카운터(34)와 사이클 비교 레지스터(35) 사이의 비교기로부터 출력된 신호(Sm)가 변한다. 이 시점에서, 입력 스테이지 지연 회로(10)의 출력은 출력 스테이지 지연 회로(20)에서 선택되는 지연 시간 주기 동안 유지된다. 따라서, 출력 신호의 듀티 비율이 기준 클럭의 사이클보다 더 정밀한 사이클에 의해 제어되는 신호를 신호 생성 회로(2)로부터 출력하는 것이 가능하다. 또한, 출력 스테이지 지연 회로(20)에서 선택 지연 엘리먼트를 2/4 지연 엘리먼트 또는 3/4 지연 엘리먼트로 변경함으로써, 출력 신호의 듀티 비율은 2/4 사이클 또는 3/4 사이클 단위로 제어될 수 있다. 출력 스테이지 지연 회로(20)에서 선택 지연 엘리먼트가 2/4 지연 엘리먼트(22) 또는 3/4 지연 엘리먼트(23)로 변경된 경우의 신호 생성 회로(20)의 동작은 후에 상세히 설명할 것이다.
또한, 출력 신호의 듀티 비율이 기준 클럭의 사이클보다 더 짧은 단위로 제어되는 경우, 특정한 시간 주기 동안 카운터의 클럭을 연장한 주기가 제공된다. 더 구체적으로, 출력 신호(So)가 제1 사이클로부터 제2 사이클로 스위칭된 경우, 게이트 회로(33b)의 출력 신호(Sf)는, 입력 스테이지 지연 회로(10)로부터의 출력 신호(Se)가 Sa로부터 Sb로 스위칭되고 다음 번에 출력 신호(So)가 상승할 때까지, 카운터(34)로 하여금 클럭의 개수를 카운트업하는 것을 방지하기 위해 입력 스테이지 지연 회로(10)의 출력(Se)의 레벨을 유지한다. 따라서, 출력 신호(So)의 듀티 비율이 기준 클럭의 사이클보다 더 짧은 사이클에 의해 제어되는 경우, 제어 주기에 대응하는 카운터(34)의 카운트 주기는 연장된다. 따라서, 카운터(34)가 일 클럭을 카운트하는 것을 기다리지 않고 출력 신호를 출력하는 것이 가능하다. 따라서, 신호 생성 회로(2)의 동작 속도가 개선될 수 있다.
이하, 도 8은 2/4 사이클 단위로 출력 클럭의 듀티 비율을 제어하는 경우의 동작을 도시한 타이밍 차트를 나타낸다. 도 9는 3/4 사이클 단위로 출력 클럭의 듀티 비율을 제어하는 경우의 동작을 도시한 타이밍 차트를 나타낸다. 도 8 및 도 9에서, 도 6에 도시된 신호들(Sm 및 Sn)은 하나의 파형으로 도시되어 있다.
먼저, 2/4 사이클 단위로 듀티 비율을 제어하는 경우에 대해 설명할 것이다. 도 8에 도시한 바와 같이, 예를 들어, 출력 클럭의 듀티 비율이 2/4 사이클에 의해 제어되는 경우, 출력 스테이지 지연 회로(20)의 지연 엘리먼트는 2/4 사이클 지연으로 고정된다. 기준 클럭은 입력 스테이지 지연 회로(10)의 출력으로서 먼저 출력된다. 그 다음, 카운터(34)는 예를 들어, 신호(Sn)를 상승시키는 기준 클럭의 4번째 클럭의 상승을 카운트한다. 따라서, 출력 신호(So)는 하강한다. 다음으로, 카운터(34)는 입력된 기준 클럭의 8번째 클럭의 상승을 카운트한다. 따라서, 제어부(30)의 출력(Sm)이 상승하며, 입력 스테이지 지연 회로(10)의 선택기(14)는 선택되는 신호를 Sc로 스위칭한다. 이 시점에서, 게이트 회로(33b)의 출력(Sf)은 입력 스테이지 지연 회로(10)의 출력(Se; 미도시)의 레벨을 유지한다. 그 다음, 입력 스테이지 지연 회로(10)의 출력 신호(Se)는 2/4 지연 엘리먼트(12)의 출력 신호(Sc)의 상승에 따라 상승한다. 그 다음, 2/4 사이클만큼 신호(Sm)를 지연시킨 출력 스테이지 지연 회로(20)의 출력 신호(Sk)가 상승한다. 따라서, 반전 F/F(40)로 입력된 신호(Sk)는 변하며, 입력 스테이지 지연 회로(10)의 출력(Se)의 보유는 취소된다. 그 다음, 반전 F/F(40)는 출력 신 호(So)를 변경하며, 제2 사이클이 시작된다.
전술한 바와 같이, 카운터(34)가 사이클 비교 레지스터(35)에 저장된 클럭의 개수를 카운트하는 경우, 출력 신호(So)는 하강하며; 카운터(34)가 듀티 비교 레지스터(36)에 저장된 클럭의 개수를 카운트하는 경우, 카운터(34)의 클럭은 선택 지연 엘리먼트의 주기만큼 연장된다. 도 9에 도시된 듀티 비율이 3/4 사이클 단위로 제어되는 경우, 카운터(34)의 카운트는 3/4 사이클만큼 연장된다. 따라서, 기준 클럭보다 더 짧은 클럭에 의해 출력 신호(So)의 듀비 비율을 제어하는 것이 가능하다.
전술한 설명으로부터, 제2 예시적인 실시형태에 따른 신호 생성 회로(2)에서, 출력 스테이지 지연 회로(20)의 지연 엘리먼트는 예를 들어, 1/4 사이클 지연으로 고정된다. 카운터(34)와 사이클 비교 레지스터(35) 사이의 비교기로부터 출력된 신호(Sm)가 변하는 경우, 선택 지연 엘리먼트들은 입력 스테이지 지연 회로(10)에서 순차적으로 스위칭된다. 이 시점에서, 입력 스테이지 지연 회로(10)의 출력(Se)은 출력 스테이지 지연 회로(20)에서 선택된 지연 시간 주기 동안 보유된다. 따라서, 출력 신호의 듀티 비율이 기준 클럭의 사이클보다 더 정밀한 사이클에 의해 제어되는 신호를 신호 생성 회로(2)로부터 출력하는 것이 가능하다.
본 발명은 전술한 예시적인 실시형태로 제한되는 것은 아니며, 본 발명의 사상으로부터 벗어나지 않고 적절하게 변경될 수 있다. 예를 들어, 본 발명의 예시적인 실시형태에서, 입력 스테이지 지연 회로(10) 및 출력 스테이지 지연 회 로(20) 각각은 3개의 지연 엘리먼트를 포함하지만, 지연 엘리먼트의 개수는 출력 신호의 제어에 따라 증가하거나 감소할 수 있다.
제1 예시적인 실시형태와 제2, 제3 예시적인 실시형태는 당업자에 의해 원하는대로 결합될 수 있다.
본 발명이 몇몇 예시적인 실시형태의 용어로 설명되었지만, 당업자는 본 발명이 첨부된 특허청구범위의 사상 및 범위 내의 다양한 변형에 의해 실시될 수 있으며, 본 발명이 전술한 예시들로 제한되지 않는다는 것을 인식할 것이다.
또한, 특허청구범위의 범위는 전술한 예시적인 실시형태들에 의해 제한되는 것은 아니다.
또한, 출원인의 의도는, 절차진행 중에 추후에 보정되는 경우에도, 모든 특허청구범위의 구성요소의 균등물을 포함하는 것이다.
도 1은 제1 예시적인 실시형태에 따른 신호 생성 회로를 도시한 블록도.
도 2는 1/4 사이클만큼 주기를 연장시키는 지연 엘리먼트가 선택되는 경우의 신호 생성 회로의 동작을 도시한 타이밍 차트.
도 3은 2/4 사이클만큼 주기를 연장시키는 지연 엘리먼트가 선택되는 경우의 신호 생성 회로의 동작을 도시한 타이밍 차트.
도 4는 3/4 사이클만큼 주기를 연장시키는 지연 엘리먼트가 선택되는 경우의 신호 생성 회로의 동작을 도시한 타이밍 차트.
도 5는 제2 예시적인 실시형태에 따른 신호 생성 회로를 도시한 블록도.
도 6은 도 5에 도시한 신호 생성 회로의 동작을 도시한 플로우 차트.
도 7은 출력 클럭의 듀티 비율이 1/4 사이클 단위로 제어되는 경우의 동작을 도시한 타이밍 차트.
도 8은 출력 클럭의 듀티 비율이 2/4 사이클 단위로 제어되는 경우의 동작을 도시한 타이밍 차트.
도 9은 출력 클럭의 듀티 비율이 2/4 사이클 단위로 제어되는 경우의 동작을 도시한 타이밍 차트.
*도면의 주요부분에 대한 부호의 설명*
1 : 신호 생성 회로
10 : 입력 스테이지 지연 회로
20 : 출력 스테이지 지연 회로
11, 12, 13, 21, 22, 23 : 지연 엘리먼트
14, 24 : 선택기
30 : 제어부
31 : 주파수 조정 레지스터
32 : 입력 스테이지 지연 설정부
33, 33b : 게이트 회로
331 : 래치 회로
332 : 일치 검출부
333 : AND 게이트
334 : NOR 게이트
335 : OR 게이트
35 : 사이클 비교 레지스터
36 : 듀티 비교 레지스터
40 : 반전 플립-플롭

Claims (20)

  1. 기준 클럭을 출력하는 상태와 상기 기준 클럭의 일 사이클보다 더 짧은 제1 시간만큼 상기 기준 클럭을 지연시킨 신호를 출력하는 상태를 스위칭할 수 있는 입력 스테이지 지연 회로;
    상기 입력 스테이지 지연 회로의 출력이 게이트 회로의 출력에 대응하는 신호를 출력하도록 변경되는 포인트로부터 상기 기준 클럭의 일 사이클보다 더 짧은 제2 시간 동안 상기 입력 스테이지 지연 회로의 출력을 보유하는 상기 게이트 회로를 포함하는 제어부; 및
    상기 제어부의 출력 신호를 상기 제2 시간만큼 지연시킨 신호를 출력하는 출력 스테이지 지연 회로를 포함하며,
    상기 입력 스테이지 지연 회로는 상기 제어부의 출력 신호의 변화에 응답하여 출력 상태를 스위칭하는, 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 입력 스테이지 지연 회로는 상기 제1 시간의 지연을 제공할 수 있는 지연 엘리먼트를 포함하며,
    상기 출력 스테이지 지연 회로는 상기 제2 시간의 지연을 제공할 수 있는 지연 엘리먼트를 포함하는, 신호 생성 회로.
  3. 제 2 항에 있어서,
    상기 입력 스테이지 지연 회로 및 상기 출력 스테이지 지연 회로 각각은 (n-1) 개의 지연 엘리먼트들을 포함하며,
    상기 제2 시간이 상기 기준 클럭의 일 사이클에 관해 m/n(m, n은 자연수이며, m<n, 기약분수임) 배에 대응하는 경우, 상기 지연 엘리먼트들 각각은 1/n, 2/n,...,(n-2)/n, (n-1)/n 배의 지연을 제공할 수 있는, 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 출력 스테이지 지연 회로는 상기 (n-1) 개의 지연 엘리먼트들 중에 m/n 배의 지연을 제공할 수 있는 지연 엘리먼트를 선택하는, 신호 생성 회로.
  5. 제 4 항에 있어서,
    상기 입력 스테이지 지연 회로는 상기 기준 클럭을 출력하는 상태를 먼저 선택한 다음, 그 출력 상태가 상기 제1 시간 동안 상기 제어부의 출력 신호의 변화에 응답하여 스위칭된 경우, 상기 출력 스테이지 지연 회로에서 선택된 지연 엘리먼트와 동일한 지연 시간을 제공할 수 있는 지연 엘리먼트를 선택하는, 신호 생성 회로.
  6. 제 1 항에 있어서,
    상기 입력 스테이지 지연 회로의 출력, 상기 제어부의 출력, 및 상기 출력 스테이지 지연 회로의 출력이 모두 서로 일치하는 경우, 상기 게이트 회로는 상기 입력 스테이지 지연 회로의 출력을 보유하지 않고 상기 입력 스테이지 지연 회로의 출력을 직접 출력하는, 신호 생성 회로.
  7. 제 2 항에 있어서,
    상기 입력 스테이지 지연 회로의 출력, 상기 제어부의 출력, 및 상기 출력 스테이지 지연 회로의 출력이 모두 서로 일치하는 경우, 상기 게이트 회로는 상기 입력 스테이지 지연 회로의 출력을 보유하지 않고 상기 입력 스테이지 지연 회로의 출력을 직접 출력하는, 신호 생성 회로.
  8. 제 3 항에 있어서,
    상기 입력 스테이지 지연 회로의 출력, 상기 제어부의 출력, 및 상기 출력 스테이지 지연 회로의 출력이 모두 서로 일치하는 경우, 상기 게이트 회로는 상기 입력 스테이지 지연 회로의 출력을 보유하지 않고 상기 입력 스테이지 지연 회로의 출력을 직접 출력하는, 신호 생성 회로.
  9. 제 4 항에 있어서,
    상기 입력 스테이지 지연 회로의 출력, 상기 제어부의 출력, 및 상기 출력 스테이지 지연 회로의 출력이 모두 서로 일치하는 경우, 상기 게이트 회로는 상기 입력 스테이지 지연 회로의 출력을 보유하지 않고 상기 입력 스테이지 지연 회로의 출력을 직접 출력하는, 신호 생성 회로.
  10. 제 5 항에 있어서,
    상기 입력 스테이지 지연 회로의 출력, 상기 제어부의 출력, 및 상기 출력 스테이지 지연 회로의 출력이 모두 서로 일치하는 경우, 상기 게이트 회로는 상기 입력 스테이지 지연 회로의 출력을 보유하지 않고 상기 입력 스테이지 지연 회로의 출력을 직접 출력하는, 신호 생성 회로.
  11. 제 1 항에 있어서,
    상기 제어부는,
    상기 게이트 회로로부터 출력된 펄스의 개수를 카운트하는 카운터; 및
    상기 카운터의 카운트 값과 비교되는 사이클 설정 값을 저장하는 사이클 비교 레지스터를 포함하며,
    상기 제어부는 상기 카운트 값과 상기 사이클 설정 값의 비교 결과를 상기 게이트 회로의 출력에 대응하는 신호로서 출력하는, 신호 생성 회로.
  12. 제 2 항에 있어서,
    상기 제어부는,
    상기 게이트 회로로부터 출력된 펄스의 개수를 카운트하는 카운터; 및
    상기 카운터의 카운트 값과 비교되는 사이클 설정 값을 저장하는 사이클 비 교 레지스터를 포함하며,
    상기 제어부는 상기 카운트 값과 상기 사이클 설정 값의 비교 결과를 상기 게이트 회로의 출력에 대응하는 신호로서 출력하는, 신호 생성 회로.
  13. 제 3 항에 있어서,
    상기 제어부는,
    상기 게이트 회로로부터 출력된 펄스의 개수를 카운트하는 카운터; 및
    상기 카운터의 카운트 값과 비교되는 상기 사이클 설정 값을 저장하는 사이클 비교 레지스터를 포함하며,
    상기 제어부는 상기 카운트 값과 사이클 설정 값의 비교 결과를 상기 게이트 회로의 출력에 대응하는 신호로서 출력하는, 신호 생성 회로.
  14. 제 4 항에 있어서,
    상기 제어부는,
    상기 게이트 회로로부터 출력된 펄스의 개수를 카운트하는 카운터; 및
    상기 카운터의 카운트 값과 비교되는 사이클 설정 값을 저장하는 사이클 비교 레지스터를 포함하며,
    상기 제어부는 상기 카운트 값과 상기 사이클 설정 값의 비교 결과를 상기 게이트 회로의 출력에 대응하는 신호로서 출력하는, 신호 생성 회로.
  15. 제 5 항에 있어서,
    상기 제어부는,
    상기 게이트 회로로부터 출력된 펄스의 개수를 카운트하는 카운터; 및
    상기 카운터의 카운트 값과 비교되는 사이클 설정 값을 저장하는 사이클 비교 레지스터를 포함하며,
    상기 제어부는 상기 카운트 값과 상기 사이클 설정 값의 비교 결과를 상기 게이트 회로의 출력에 대응하는 신호로서 출력하는, 신호 생성 회로.
  16. 제 11 항에 있어서,
    상기 제어부는 상기 카운터의 카운트 값과 비교되는 듀티 설정 값을 저장하는 듀티 비교 레지스터를 포함하며,
    상기 신호 생성 회로는 상기 카운트 값과 상기 듀티 설정 값의 비교 결과 및 상기 출력 스테이지 지연 회로의 출력이 입력되는 반전 플립-플롭을 포함하며,
    상기 반전 플립-플롭은 상기 카운트 값과 상기 듀티 설정 값의 비교 결과의 변경 및 상기 출력 스테이지 지연 회로의 출력의 변경에 응답하여 출력 신호의 로직 레벨을 변경하는, 신호 생성 회로.
  17. 제 12 항에 있어서,
    상기 제어부는 상기 카운터의 카운트 값과 비교되는 듀티 설정 값을 저장하는 듀티 비교 레지스터를 포함하며,
    상기 신호 생성 회로는 상기 카운트 값과 상기 듀티 설정 값의 비교 결과 및 상기 출력 스테이지 지연 회로의 출력이 입력되는 반전 플립-플롭을 포함하며,
    상기 반전 플립-플롭은 상기 카운트 값과 상기 듀티 설정 값의 비교 결과의 변경 및 상기 출력 스테이지 지연 회로의 출력의 변경에 응답하여 출력 신호의 로직 레벨을 변경하는, 신호 생성 회로.
  18. 제 13 항에 있어서,
    상기 제어부는 상기 카운터의 카운트 값과 비교되는 듀티 설정 값을 저장하는 듀티 비교 레지스터를 포함하며,
    상기 신호 생성 회로는 상기 카운트 값과 상기 듀티 설정 값의 비교 결과 및 상기 출력 스테이지 지연 회로의 출력이 입력되는 반전 플립-플롭을 포함하며,
    상기 반전 플립-플롭은 상기 카운트 값과 상기 듀티 설정 값의 비교 결과의 변경 및 상기 출력 스테이지 지연 회로의 출력의 변경에 응답하여 출력 신호의 로직 레벨을 변경하는, 신호 생성 회로.
  19. 제 14 항에 있어서,
    상기 제어부는 상기 카운터의 카운트 값과 비교되는 듀티 설정 값을 저장하는 듀티 비교 레지스터를 포함하며,
    상기 신호 생성 회로는 상기 카운트 값과 상기 듀티 설정 값의 비교 결과 및 상기 출력 스테이지 지연 회로의 출력이 입력되는 반전 플립-플롭을 포함하며,
    상기 반전 플립-플롭은 상기 카운트 값과 상기 듀티 설정 값의 비교 결과의 변경 및 상기 출력 스테이지 지연 회로의 출력의 변경에 응답하여 출력 신호의 로직 레벨을 변경하는, 신호 생성 회로.
  20. 제 15 항에 있어서,
    상기 제어부는 상기 카운터의 카운트 값과 비교되는 듀티 설정 값을 저장하는 듀티 비교 레지스터를 포함하며,
    상기 신호 생성 회로는 상기 카운트 값과 상기 듀티 설정 값의 비교 결과 및 상기 출력 스테이지 지연 회로의 출력이 입력되는 반전 플립-플롭을 포함하며,
    상기 반전 플립-플롭은 상기 카운트 값과 상기 듀티 설정 값의 비교 결과의 변경 및 상기 출력 스테이지 지연 회로의 출력의 변경에 응답하여 출력 신호의 로직 레벨을 변경하는, 신호 생성 회로.
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