JP2000134072A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JP2000134072A JP2000134072A JP10299635A JP29963598A JP2000134072A JP 2000134072 A JP2000134072 A JP 2000134072A JP 10299635 A JP10299635 A JP 10299635A JP 29963598 A JP29963598 A JP 29963598A JP 2000134072 A JP2000134072 A JP 2000134072A
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Abstract
(57)【要約】
【課題】 電源電圧などの影響を受ずに所望する遅延量
が得られる可変遅延回路を廉価に構成する。 【解決手段】 入力したクロックに基づいて所定の周期
とされるデータパルスＴＰ、ＴＰ２、ＴＰ４を生成する
３ビットカウンタ１０と、アップダウン制御信号ＵＤに
基づいてカウントを行うアップダウンカウンタ２０と、
アップダウンカウンタ２０のカウント出力によってディ
レー段数が設定されるディレーライン３０と、ディレー
ライン３０による遅延量を検出し、検出結果をアップダ
ウン制御信号ＵＤとするディレー量検出部４０と、アッ
プダウンカウンタ２０の現在のカウント出力と過去のカ
ウント出力を比較して遅延量がロックされているか否か
を検出し、なおかつ２個のカウント値のうちで所要の値
を基準ディレー段数として出力するディレーロック検出
部５０を備える。但し、データパルスの周期はＴＰ＜Ｔ
Ｐ２＜ＴＰ４である。
が得られる可変遅延回路を廉価に構成する。 【解決手段】 入力したクロックに基づいて所定の周期
とされるデータパルスＴＰ、ＴＰ２、ＴＰ４を生成する
３ビットカウンタ１０と、アップダウン制御信号ＵＤに
基づいてカウントを行うアップダウンカウンタ２０と、
アップダウンカウンタ２０のカウント出力によってディ
レー段数が設定されるディレーライン３０と、ディレー
ライン３０による遅延量を検出し、検出結果をアップダ
ウン制御信号ＵＤとするディレー量検出部４０と、アッ
プダウンカウンタ２０の現在のカウント出力と過去のカ
ウント出力を比較して遅延量がロックされているか否か
を検出し、なおかつ２個のカウント値のうちで所要の値
を基準ディレー段数として出力するディレーロック検出
部５０を備える。但し、データパルスの周期はＴＰ＜Ｔ
Ｐ２＜ＴＰ４である。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば温度、電源
電圧などの影響を受けずに所望する遅延量が得られる可
変遅延回路に関するものである。
電圧などの影響を受けずに所望する遅延量が得られる可
変遅延回路に関するものである。
【０００２】
【従来の技術】入力信号を遅延させる目的で用いるディ
レーラインとしては、例えばＬＣ（Ｌ・・・インダク
タ、Ｃ・・・コンデンサ）または分布定数回路などによ
って形成されるオールパスフィルタが知られている。遅
延量が一定にされているディレーラインは比較的廉価で
構成することができるが、遅延量を可変にしたいわゆる
プログラマブルディレーラインは非常に高価なものにな
る。このプログラマブルディレーラインをデジタルデー
タの遅延に用いようとした場合、大規模な集積回路（In
tegrated Circuit・・・以下、単にＩＣという）を構成
する場合に要する価格になることもある。
レーラインとしては、例えばＬＣ（Ｌ・・・インダク
タ、Ｃ・・・コンデンサ）または分布定数回路などによ
って形成されるオールパスフィルタが知られている。遅
延量が一定にされているディレーラインは比較的廉価で
構成することができるが、遅延量を可変にしたいわゆる
プログラマブルディレーラインは非常に高価なものにな
る。このプログラマブルディレーラインをデジタルデー
タの遅延に用いようとした場合、大規模な集積回路（In
tegrated Circuit・・・以下、単にＩＣという）を構成
する場合に要する価格になることもある。
【０００３】デジタルデータを遅延させる構成として、
例えば図７に示されているようにインバータを２段直列
に接続することによってディレーラインを形成し、これ
を所望するディレー量になるような段数だけ直列に接続
することが知られている。図７に示す例では、インバー
タの直列接続による例えば６３個のディレー素子Ｄ１乃
至ディレー素子Ｄ６３が直列に接続され、各ディレー素
子の出力が６４―１のマルチプレクサ７０に供給され
る。マルチプレクサ７０では例えば６ビットのデータ
（ＤＳＤ[５：０]）に応じて、いずれかのディレー素子
の出力がＤＯＵＴから出力される。このようにディレー
ラインを構成する場合、廉価とされる例えばＣＭＯＳ
（Complementary Metal Oxide Semiconductor）プロセ
スを用いてＩＣ内部で容易に実現することが可能であ
る。
例えば図７に示されているようにインバータを２段直列
に接続することによってディレーラインを形成し、これ
を所望するディレー量になるような段数だけ直列に接続
することが知られている。図７に示す例では、インバー
タの直列接続による例えば６３個のディレー素子Ｄ１乃
至ディレー素子Ｄ６３が直列に接続され、各ディレー素
子の出力が６４―１のマルチプレクサ７０に供給され
る。マルチプレクサ７０では例えば６ビットのデータ
（ＤＳＤ[５：０]）に応じて、いずれかのディレー素子
の出力がＤＯＵＴから出力される。このようにディレー
ラインを構成する場合、廉価とされる例えばＣＭＯＳ
（Complementary Metal Oxide Semiconductor）プロセ
スを用いてＩＣ内部で容易に実現することが可能であ
る。
【０００４】
【発明が解決しようとする課題】ところで、ＬＣや分布
定数回路によって構成されたディレーラインは特性のば
らつきや温度変動が非常に小さいのに対して、ＩＣの内
部に構成されるゲートの遅延量は温度やプロセス（回路
構成などによる信号の経路など）のばらつき、および電
源電圧の変動によって大きく変化してしまう。例えば、
ＣＭＯＳのＩＣ内部のゲートでは、上記した条件が全て
ゲートの速度を速くする方向に振られた場合と、全て遅
くする方向に振られた場合とを比較すると、例えば３倍
程度のディレー量の変化が生じてくる。このため、例え
ば温度補償するとともにばらつきや電源電圧依存を低減
するような工夫をしたディレー素子またはディレーライ
ンをＩＣに内蔵したり、または実際の使用環境における
ディレー量をオシロスコープなどで観測しながら必要な
ディレー素子の段数を決定するなどの方法が用いられて
いた。しかし、温度補償や電源電圧の依存を低減する場
合、通常のゲートとは異なる特殊なプロセスまたは回路
が必要になり低価格化が困難になる。また、ディレー量
の観測を行う方法では、例えばディレー量などの調整工
程の自動化の妨げになるとともに、周囲温度などの使用
環境に対応して人為的な再調整が必要になり、この場合
も価格的なメリットが減少することになってしまう。
定数回路によって構成されたディレーラインは特性のば
らつきや温度変動が非常に小さいのに対して、ＩＣの内
部に構成されるゲートの遅延量は温度やプロセス（回路
構成などによる信号の経路など）のばらつき、および電
源電圧の変動によって大きく変化してしまう。例えば、
ＣＭＯＳのＩＣ内部のゲートでは、上記した条件が全て
ゲートの速度を速くする方向に振られた場合と、全て遅
くする方向に振られた場合とを比較すると、例えば３倍
程度のディレー量の変化が生じてくる。このため、例え
ば温度補償するとともにばらつきや電源電圧依存を低減
するような工夫をしたディレー素子またはディレーライ
ンをＩＣに内蔵したり、または実際の使用環境における
ディレー量をオシロスコープなどで観測しながら必要な
ディレー素子の段数を決定するなどの方法が用いられて
いた。しかし、温度補償や電源電圧の依存を低減する場
合、通常のゲートとは異なる特殊なプロセスまたは回路
が必要になり低価格化が困難になる。また、ディレー量
の観測を行う方法では、例えばディレー量などの調整工
程の自動化の妨げになるとともに、周囲温度などの使用
環境に対応して人為的な再調整が必要になり、この場合
も価格的なメリットが減少することになってしまう。
【０００５】そこで、例えば特願平７―２４４９６３号
公報に、ディレーラインにおいて入力したクロックを２
分周した１Ｔの繰り返しのパルスのデューティーを５０
％よりもやや大きくした繰り返しパルスをテスト信号と
してディレーラインに入力し、ディレー段数の値をひと
つずつ増やしていく過程で、テスト信号とディレーした
テスト信号の論理和が常にハイレベルになるようなデー
タの値を調べることで、１Ｔ分のディレーに必要な段数
を調べる方法が開示されている。このようにして、１Ｔ
分のディレーに必要なディレー段数がわかれば、所望す
るディレー量を得るために必要なディレー段数を算出す
ることが可能になり、ＩＣ内部で容易に実現することが
できるというメリットを生かして廉価なディレーライン
を構成することができるようになる。
公報に、ディレーラインにおいて入力したクロックを２
分周した１Ｔの繰り返しのパルスのデューティーを５０
％よりもやや大きくした繰り返しパルスをテスト信号と
してディレーラインに入力し、ディレー段数の値をひと
つずつ増やしていく過程で、テスト信号とディレーした
テスト信号の論理和が常にハイレベルになるようなデー
タの値を調べることで、１Ｔ分のディレーに必要な段数
を調べる方法が開示されている。このようにして、１Ｔ
分のディレーに必要なディレー段数がわかれば、所望す
るディレー量を得るために必要なディレー段数を算出す
ることが可能になり、ＩＣ内部で容易に実現することが
できるというメリットを生かして廉価なディレーライン
を構成することができるようになる。
【０００６】しかしこの場合、１Ｔ分のディレーに必要
な段数を設定するための方法が複雑なので、各種測定用
のプログラムを外部に備えることが必要になり、すなわ
ちＩＣ内部に内蔵するための回路化が困難であるという
問題があった。
な段数を設定するための方法が複雑なので、各種測定用
のプログラムを外部に備えることが必要になり、すなわ
ちＩＣ内部に内蔵するための回路化が困難であるという
問題があった。
【０００７】
【課題を解決するための手段】本発明はこのような問題
点を解決するために、入力したクロックに基づいて所定
の周期とされる第一、第二、第三のパルスデータを生成
する分周手段と、前記第三のパルスデータが供給される
とともに、アップダウン制御信号に基づいてカウントア
ップまたはカウントダウンを行うアップダウンカウンタ
と、前記第一のパルスデータが供給されるとともに、前
記アップダウンカウンタのカウント出力に基づいてディ
レー段数が設定されるディレー手段と、前記第二のパル
スデータが供給されるとともに、前記ディレー手段によ
って遅延された遅延量を検出し、検出結果を前記アップ
ダウン制御信号として前記アップダウンカウンタに供給
する遅延量検出手段と、前記第三のパルスデータが供給
されるとともに、前記アップダウンカウンタの現在のカ
ウント値と過去のカウント値を比較して遅延量がロック
されているか否かを検出し、なおかつ２個のカウント値
のうちいずれか一方の値を選択して基準ディレー段数と
して出力するディレーロック検出手段を備えていること
を特徴とする可変遅延回路。但し、前記分周手段におい
て生成される各パルスデータの周期としては、第一のパ
ルスデータ＜第二のパルスデータ＜第三のパルスデータ
となるようにする。
点を解決するために、入力したクロックに基づいて所定
の周期とされる第一、第二、第三のパルスデータを生成
する分周手段と、前記第三のパルスデータが供給される
とともに、アップダウン制御信号に基づいてカウントア
ップまたはカウントダウンを行うアップダウンカウンタ
と、前記第一のパルスデータが供給されるとともに、前
記アップダウンカウンタのカウント出力に基づいてディ
レー段数が設定されるディレー手段と、前記第二のパル
スデータが供給されるとともに、前記ディレー手段によ
って遅延された遅延量を検出し、検出結果を前記アップ
ダウン制御信号として前記アップダウンカウンタに供給
する遅延量検出手段と、前記第三のパルスデータが供給
されるとともに、前記アップダウンカウンタの現在のカ
ウント値と過去のカウント値を比較して遅延量がロック
されているか否かを検出し、なおかつ２個のカウント値
のうちいずれか一方の値を選択して基準ディレー段数と
して出力するディレーロック検出手段を備えていること
を特徴とする可変遅延回路。但し、前記分周手段におい
て生成される各パルスデータの周期としては、第一のパ
ルスデータ＜第二のパルスデータ＜第三のパルスデータ
となるようにする。
【０００８】また、入力したクロックに基づいて所定の
周期とされる第一、第二、第三のパルスデータを生成す
る分周手段と、前記第三のパルスデータが供給されると
ともに、アップダウン制御信号に基づいてカウントアッ
プまたはカウントダウンを行うアップダウンカウンタ
と、前記第一のパルスデータが供給されるとともに、前
記アップダウンカウンタのカウント出力に基づいてディ
レー段数が設定されるディレー手段と、前記第二のパル
スデータが供給されるとともに、前記ディレー手段によ
って遅延された遅延量を検出し、検出結果を前記アップ
ダウン制御信号として前記アップダウンカウンタに供給
する遅延量検出手段と、前記第三のパルスデータが供給
されるとともに、前記アップダウンカウンタの現在のカ
ウント出力と過去のカウント出力を比較して遅延量がロ
ックされているか否かを検出し、なおかつ２個のカウン
ト値のうちで小さいほうの値を基準ディレー段数として
出力するディレーロック検出手段を備えた基準ディレー
段数出力手段と、前記クロックが供給されるとともに、
前記基準ディレー段数出力手段からの基準ディレー段数
と所要のディレー比率を乗算するディレー段数設定手段
と、前記ディレー段数設定手段によって設定されたディ
レー段数により、入力したデータをディレーさせるディ
レー手段を備えて構成されていることを特徴とする可変
遅延回路。但し、前記分周手段において生成される各パ
ルスデータの周期としては、第一のパルスデータ＜第二
のパルスデータ＜第三のパルスデータとなるようにす
る。
周期とされる第一、第二、第三のパルスデータを生成す
る分周手段と、前記第三のパルスデータが供給されると
ともに、アップダウン制御信号に基づいてカウントアッ
プまたはカウントダウンを行うアップダウンカウンタ
と、前記第一のパルスデータが供給されるとともに、前
記アップダウンカウンタのカウント出力に基づいてディ
レー段数が設定されるディレー手段と、前記第二のパル
スデータが供給されるとともに、前記ディレー手段によ
って遅延された遅延量を検出し、検出結果を前記アップ
ダウン制御信号として前記アップダウンカウンタに供給
する遅延量検出手段と、前記第三のパルスデータが供給
されるとともに、前記アップダウンカウンタの現在のカ
ウント出力と過去のカウント出力を比較して遅延量がロ
ックされているか否かを検出し、なおかつ２個のカウン
ト値のうちで小さいほうの値を基準ディレー段数として
出力するディレーロック検出手段を備えた基準ディレー
段数出力手段と、前記クロックが供給されるとともに、
前記基準ディレー段数出力手段からの基準ディレー段数
と所要のディレー比率を乗算するディレー段数設定手段
と、前記ディレー段数設定手段によって設定されたディ
レー段数により、入力したデータをディレーさせるディ
レー手段を備えて構成されていることを特徴とする可変
遅延回路。但し、前記分周手段において生成される各パ
ルスデータの周期としては、第一のパルスデータ＜第二
のパルスデータ＜第三のパルスデータとなるようにす
る。
【０００９】本発明によれば、例えばプロセス、電源電
圧、温度などによってディレー量が変化するようなディ
レー素子の組み合わせによって可変遅延回路を構成した
場合でも、常に所望するディレー量を得ることができる
ようになる。
圧、温度などによってディレー量が変化するようなディ
レー素子の組み合わせによって可変遅延回路を構成した
場合でも、常に所望するディレー量を得ることができる
ようになる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。図１は本発明の実施の形態の可変遅延回路の構成
例を説明する図である。この図に示されているように例
えば３ビットカウンタ１０、アップダウンカウンタ２
０、ディレーライン３０、ディレー量検出部４０、ディ
レーロック検出部５０などによって構成される。３ビッ
トカウンタ１０は入力したクロックＣＬＫに基づいて、
このクロックＣＬＫを２分周した第一のパルスデータと
される１ＴのデータパルスＴＰ、同じく４分周した第二
のパルスデータとされる２ＴのデータパルスＴＰ２、同
じく８分周した第三のパルスデータとされる４Ｔのデー
タパルスＴＰ４を生成する。アップダウンカウンタ２０
はディレー量検出部４０からのアップダウン制御信号Ｕ
Ｄに基づいて、ディレー段数のカウントアップ／カウン
トダウンを行い、カウント値ＤＵＰＤを出力するように
されている。例えばアップダウン制御信号ＵＤがハイレ
ベルである場合にカウントアップ、ローレベルである場
合にカウントダウンを行う。以下、カウント値ＤＵＰＤ
をディレー段数ＤＵＰＤともいう。ディレーライン３０
は図７に示したディレーラインに対応しており、アップ
ダウンカウンタ２０のカウント値をディレー段数設定デ
ータとしてパルスＴＰを遅延させて出力する。なお、デ
ィレー素子の段数は図７に示したように例えば６４個に
限定することなく、任意の数に設定することができる。
する。図１は本発明の実施の形態の可変遅延回路の構成
例を説明する図である。この図に示されているように例
えば３ビットカウンタ１０、アップダウンカウンタ２
０、ディレーライン３０、ディレー量検出部４０、ディ
レーロック検出部５０などによって構成される。３ビッ
トカウンタ１０は入力したクロックＣＬＫに基づいて、
このクロックＣＬＫを２分周した第一のパルスデータと
される１ＴのデータパルスＴＰ、同じく４分周した第二
のパルスデータとされる２ＴのデータパルスＴＰ２、同
じく８分周した第三のパルスデータとされる４Ｔのデー
タパルスＴＰ４を生成する。アップダウンカウンタ２０
はディレー量検出部４０からのアップダウン制御信号Ｕ
Ｄに基づいて、ディレー段数のカウントアップ／カウン
トダウンを行い、カウント値ＤＵＰＤを出力するように
されている。例えばアップダウン制御信号ＵＤがハイレ
ベルである場合にカウントアップ、ローレベルである場
合にカウントダウンを行う。以下、カウント値ＤＵＰＤ
をディレー段数ＤＵＰＤともいう。ディレーライン３０
は図７に示したディレーラインに対応しており、アップ
ダウンカウンタ２０のカウント値をディレー段数設定デ
ータとしてパルスＴＰを遅延させて出力する。なお、デ
ィレー素子の段数は図７に示したように例えば６４個に
限定することなく、任意の数に設定することができる。
【００１１】ディレー量検出部４０は、ディレーライン
３０によってデータパルスＴＰが遅延されたデータパル
スＤＴＰに基づいて、３ビットカウンタ１０からのデー
タパルスＴＰ２をラッチすることによってアップダウン
制御信号ＵＤを生成する。なお、ディレー量検出部４０
の詳細については後で図２にしたがって詳しく説明す
る。ディレーロック検出部５０は３ビットカウンタ１０
からのデータパルスＴＰ４のタイミングで、アップダウ
ンカウンタ２０のカウント値ＤＵＰＤ（ディレー段数）
に基づいて、現在のディレー段数と１クロック前、また
は２クロック前のディレー段数の比較を行って、ディレ
ー段数がロックされているか否かの判別を行うようにさ
れている。このディレーロック検出部５０からは、ディ
レー段数がロックされていることを示すディレーロック
信号ＬＯＣＫまたは基準ディレー段数ＤＲＥＦが出力さ
れる。なお、ディレーロック検出部５０の詳細について
は後で図３にしたがって詳しく説明する。
３０によってデータパルスＴＰが遅延されたデータパル
スＤＴＰに基づいて、３ビットカウンタ１０からのデー
タパルスＴＰ２をラッチすることによってアップダウン
制御信号ＵＤを生成する。なお、ディレー量検出部４０
の詳細については後で図２にしたがって詳しく説明す
る。ディレーロック検出部５０は３ビットカウンタ１０
からのデータパルスＴＰ４のタイミングで、アップダウ
ンカウンタ２０のカウント値ＤＵＰＤ（ディレー段数）
に基づいて、現在のディレー段数と１クロック前、また
は２クロック前のディレー段数の比較を行って、ディレ
ー段数がロックされているか否かの判別を行うようにさ
れている。このディレーロック検出部５０からは、ディ
レー段数がロックされていることを示すディレーロック
信号ＬＯＣＫまたは基準ディレー段数ＤＲＥＦが出力さ
れる。なお、ディレーロック検出部５０の詳細について
は後で図３にしたがって詳しく説明する。
【００１２】図２に従いディレー量検出部４０の構成例
を説明する。ディレー量検出部４０は、入力段とされる
Ｄ−フリップ・フロップ（以下、Ｄ―ＦＦという）４１
と排他的論理和ゲート（以下、ＥＯＲゲートという）４
２、インバータ４３、さらに出力段とされるＤ−ＦＦ４
４などによって構成される。Ｄ−ＦＦ４１は図１に示し
たディレーライン３０からのデータパルスＤＴＰに基づ
いてデータパルスＴＰ２をラッチして、データパルスＱ
ＡとしてＥＯＲゲート４２に供給する。ＥＯＲゲート４
２はデータパルスＱＡおよびデータパルスＴＰ２の２個
のデータの排他的論理和としてデータパルスＵＰを出力
する。Ｄ−ＦＦ４４はＥＯＲゲート４２からのデータパ
ルスＵＰを、インバータ４３で反転したデータパルスＤ
ＴＰでラッチして、アップダウン制御信号ＵＤ、すなわ
ちディレー段数の増または減を選択する制御信号として
図１に示したアップダウンカウンタ２０に供給する。
を説明する。ディレー量検出部４０は、入力段とされる
Ｄ−フリップ・フロップ（以下、Ｄ―ＦＦという）４１
と排他的論理和ゲート（以下、ＥＯＲゲートという）４
２、インバータ４３、さらに出力段とされるＤ−ＦＦ４
４などによって構成される。Ｄ−ＦＦ４１は図１に示し
たディレーライン３０からのデータパルスＤＴＰに基づ
いてデータパルスＴＰ２をラッチして、データパルスＱ
ＡとしてＥＯＲゲート４２に供給する。ＥＯＲゲート４
２はデータパルスＱＡおよびデータパルスＴＰ２の２個
のデータの排他的論理和としてデータパルスＵＰを出力
する。Ｄ−ＦＦ４４はＥＯＲゲート４２からのデータパ
ルスＵＰを、インバータ４３で反転したデータパルスＤ
ＴＰでラッチして、アップダウン制御信号ＵＤ、すなわ
ちディレー段数の増または減を選択する制御信号として
図１に示したアップダウンカウンタ２０に供給する。
【００１３】このディレー量検出部４０は、３ビットカ
ウンタ１０からのデータパルスＴＰ２をＤ−ＦＦ４１の
「ＤＡＴＡ」に、またデータパルスＤＴＰを「ＣＫ」に
入力すると、データパルスＴＰ２の立ち上がりがデータ
パルスＤＴＰの立ち上がりよりも早い場合にアップダウ
ン制御信号ＵＤがハイレベル、または遅い場合にアップ
ダウン制御信号ＵＤがローレベルとされる。
ウンタ１０からのデータパルスＴＰ２をＤ−ＦＦ４１の
「ＤＡＴＡ」に、またデータパルスＤＴＰを「ＣＫ」に
入力すると、データパルスＴＰ２の立ち上がりがデータ
パルスＤＴＰの立ち上がりよりも早い場合にアップダウ
ン制御信号ＵＤがハイレベル、または遅い場合にアップ
ダウン制御信号ＵＤがローレベルとされる。
【００１４】次に、図３に従いディレーロック検出部５
０の構成例を説明する。図示されているように、ディレ
ーロック検出部５０は、２段のＤ−ＦＦ５２ａ、５２ｂ
からなるシフトレジスタ５２、第一の比較部５３、第二
の比較部５４、Ｄ−ＦＦ５５、ＡＮＤゲート５５、セレ
クタ５７、Ｄ−ＦＦ５８などによって構成されている。
０の構成例を説明する。図示されているように、ディレ
ーロック検出部５０は、２段のＤ−ＦＦ５２ａ、５２ｂ
からなるシフトレジスタ５２、第一の比較部５３、第二
の比較部５４、Ｄ−ＦＦ５５、ＡＮＤゲート５５、セレ
クタ５７、Ｄ−ＦＦ５８などによって構成されている。
【００１５】アップダウンカウンタ２０のカウント値Ｄ
ＵＰＤ（ディレー段数）はシフトレジスタ５２に供給さ
れる。これにより、現在のディレー段数ＤＵＰＤに対し
てＤ−ＦＦ５２ａの出力として１クロック前のディレー
段数ＤＲ１、Ｄ−ＦＦ５２Ｂの出力として２クロック前
のディレー段数ＤＲ２を得ることができるようにされて
いる。なお、シフトレジスタ５２に供給されるクロック
はデータパルスＴＰ４とされる。比較部５３ではディレ
ー段数ＤＵＰＤとディレー段数ＤＲ１の比較を行い、例
えばＤＵＰＤ＞ＤＲ１である場合にデータ出力を行う。
また比較部５４ではディレー段数ＤＵＰＤとディレー段
数ＤＲ２の比較を行い、例えばＤＵＰＤ＝ＤＲ２である
場合にデータ出力を行う。すなわち、ＡＮＤゲート５５
からはＤＵＰＤ＞ＤＲ１とＤＵＰＤ＝ＤＲ２の場合の論
理積が出力される。Ｄ−ＦＦ５６はＤＵＰＤ＝ＤＲ２の
場合のディレー段数をデータパルスＴＰ４でラッチして
ディレーロック信号ＬＯＣＫとしてハイレベルのデータ
を出力する。
ＵＰＤ（ディレー段数）はシフトレジスタ５２に供給さ
れる。これにより、現在のディレー段数ＤＵＰＤに対し
てＤ−ＦＦ５２ａの出力として１クロック前のディレー
段数ＤＲ１、Ｄ−ＦＦ５２Ｂの出力として２クロック前
のディレー段数ＤＲ２を得ることができるようにされて
いる。なお、シフトレジスタ５２に供給されるクロック
はデータパルスＴＰ４とされる。比較部５３ではディレ
ー段数ＤＵＰＤとディレー段数ＤＲ１の比較を行い、例
えばＤＵＰＤ＞ＤＲ１である場合にデータ出力を行う。
また比較部５４ではディレー段数ＤＵＰＤとディレー段
数ＤＲ２の比較を行い、例えばＤＵＰＤ＝ＤＲ２である
場合にデータ出力を行う。すなわち、ＡＮＤゲート５５
からはＤＵＰＤ＞ＤＲ１とＤＵＰＤ＝ＤＲ２の場合の論
理積が出力される。Ｄ−ＦＦ５６はＤＵＰＤ＝ＤＲ２の
場合のディレー段数をデータパルスＴＰ４でラッチして
ディレーロック信号ＬＯＣＫとしてハイレベルのデータ
を出力する。
【００１６】セレクタ５７は１クロック前のディレー段
数ＤＲ１と現在のディレー段数ＤＵＰＤを入力して、Ａ
ＮＤゲート５５からの論理積に基づいて、入力したディ
レー段数ＤＵＰＤとディレー段数ＤＲ１を選択的に出力
する。例えば、比較部５３の比較結果として、ディレー
段数ＤＵＰＤとディレー段数ＤＲ２が一致し、かつ、比
較部５４の比較結果として、ディレー段数ＤＵＰＤがデ
ィレー段数ＤＲ１よりも大きい場合にディレー段数ＤＲ
１を出力し、これ以外の場合に、ディレー段数ＤＵＰＤ
を出力することができるようにされている。
数ＤＲ１と現在のディレー段数ＤＵＰＤを入力して、Ａ
ＮＤゲート５５からの論理積に基づいて、入力したディ
レー段数ＤＵＰＤとディレー段数ＤＲ１を選択的に出力
する。例えば、比較部５３の比較結果として、ディレー
段数ＤＵＰＤとディレー段数ＤＲ２が一致し、かつ、比
較部５４の比較結果として、ディレー段数ＤＵＰＤがデ
ィレー段数ＤＲ１よりも大きい場合にディレー段数ＤＲ
１を出力し、これ以外の場合に、ディレー段数ＤＵＰＤ
を出力することができるようにされている。
【００１７】セレクタ５７で選択されたディレー段数
（ＤＵＰＤまたはＤＲ１）はＤ−ＦＦ５８に供給され、
データパルスＴＰ４によってラッチされて基準ディレー
段数ＤＲＥＦとして常に出力するようにされている。こ
のように、ディレーロック検出部５０は２クロック前の
ディレー段数ＤＲ２と現在のディレー段数ＤＵＰＤを比
較して一致していればディレーロック信号ＬＯＣＫを出
力し、１クロック前のディレー段数ＤＲ１と現在のディ
レー段数ＤＵＰＤを比較して小さいほうを基準ディレー
段数ＤＲＥＦとして出力するようにされている。
（ＤＵＰＤまたはＤＲ１）はＤ−ＦＦ５８に供給され、
データパルスＴＰ４によってラッチされて基準ディレー
段数ＤＲＥＦとして常に出力するようにされている。こ
のように、ディレーロック検出部５０は２クロック前の
ディレー段数ＤＲ２と現在のディレー段数ＤＵＰＤを比
較して一致していればディレーロック信号ＬＯＣＫを出
力し、１クロック前のディレー段数ＤＲ１と現在のディ
レー段数ＤＵＰＤを比較して小さいほうを基準ディレー
段数ＤＲＥＦとして出力するようにされている。
【００１８】以下、図４、図５にしたがい図１に示した
可変遅延回路１における各信号のタイミングを説明す
る。なお、図４、図５は一連のタイミングを示している
が、便宜上図４において０ｎｓｅｃから１４００ｎｓｅ
ｃまでのタイミングを示し、図５において１４００ｎｓ
ｅｃ以降のタイミングを示している。また、図４、図５
はプロセスの遅延時間や電源電圧が変動したことを想定
して例えばクロック周波数を変化させて、クロック周波
数の変化に追従して１Ｔ分のディレーに必要なディレー
段数を出力するようにした一例を示している。これらの
図に示されている「ｊ」はクロックの繰返し周期に対応
しており、ｊ＝１０に対してｊ＝９は例えば１０％だけ
繰返し周期が短い、すなわちクロック周波数が速い状態
を示している。さらに、これらの図で（ａ）は３ビット
カウンタ１０、（ｂ）はアップダウンカウンタ２０、
（ｃ）はディレーライン３０、（ｄ）はディレーロック
検出部５０、（ｅ）はディレー量検出部４０における各
信号のタイミングを示している。
可変遅延回路１における各信号のタイミングを説明す
る。なお、図４、図５は一連のタイミングを示している
が、便宜上図４において０ｎｓｅｃから１４００ｎｓｅ
ｃまでのタイミングを示し、図５において１４００ｎｓ
ｅｃ以降のタイミングを示している。また、図４、図５
はプロセスの遅延時間や電源電圧が変動したことを想定
して例えばクロック周波数を変化させて、クロック周波
数の変化に追従して１Ｔ分のディレーに必要なディレー
段数を出力するようにした一例を示している。これらの
図に示されている「ｊ」はクロックの繰返し周期に対応
しており、ｊ＝１０に対してｊ＝９は例えば１０％だけ
繰返し周期が短い、すなわちクロック周波数が速い状態
を示している。さらに、これらの図で（ａ）は３ビット
カウンタ１０、（ｂ）はアップダウンカウンタ２０、
（ｃ）はディレーライン３０、（ｄ）はディレーロック
検出部５０、（ｅ）はディレー量検出部４０における各
信号のタイミングを示している。
【００１９】図４に示されているように、０ｎｓｅｃか
ら１２０ｎｓｅｃの期間において、リセット信号ＣＬＲ
がローレベルになった時点で、３ビットカウンタ１０
（ａ）がリセットされ、さらにアップダウンカウンタ２
０（ｂ）においてロード信号ＬＯＡＤがローレベルにな
った時点で初期のディレー段数ＤＩＮＴとして「０ｘ２
０」がロードされる。つまりディレーライン３０（ｃ）
においてディレー段数ＤＳＤとして「０ｘ２０」が設定
される。これにより、ディレーライン３０に入力したデ
ータパルスＴＰは「０ｘ２０」のディレー段数によって
遅延されてデータパルスＤＴＰとして出力される。
ら１２０ｎｓｅｃの期間において、リセット信号ＣＬＲ
がローレベルになった時点で、３ビットカウンタ１０
（ａ）がリセットされ、さらにアップダウンカウンタ２
０（ｂ）においてロード信号ＬＯＡＤがローレベルにな
った時点で初期のディレー段数ＤＩＮＴとして「０ｘ２
０」がロードされる。つまりディレーライン３０（ｃ）
においてディレー段数ＤＳＤとして「０ｘ２０」が設定
される。これにより、ディレーライン３０に入力したデ
ータパルスＴＰは「０ｘ２０」のディレー段数によって
遅延されてデータパルスＤＴＰとして出力される。
【００２０】そして１２０ｎｓｅｃから５００ｎｓｅｃ
の期間において、「０ｘ２０」のディレー段数によるデ
ィレー量は１Ｔ分のディレーに対して不足しているの
で、ディレー量検出部４０に入力されるデータパルスＴ
Ｐ２の反転タイミングよりデータパルスＤＴＰの立ち上
がりが早くなっている。したがって、データパルスＴＰ
２をデータパルスＤＴＰの立ち上がりでラッチしたデー
タパルスＱＡとデータパルスＴＰ２の排他的論理和とさ
れるデータパルスＵＰは、データパルスＤＴＰの立ち上
がりからデータパルスＴＰ２の反転までのわずかな間だ
けローレベルになる、ほとんどがハイレベルとなるパル
スとされる。したがって、アップダウンカウンタ２０
（ｂ）ではデータパルスＴＰ４の立ち上がりのタイミン
グで、アップダウン制御信号ＵＤがハイレベルとなり、
ディレー段数ＤＵＰＤはカウントアップされて「０ｘ２
１」となる。以降５００ｎｓｅｃまで、同様にしてディ
レー段数ＤＵＰＤはカウントアップされ「０ｘ２２」と
なる。
の期間において、「０ｘ２０」のディレー段数によるデ
ィレー量は１Ｔ分のディレーに対して不足しているの
で、ディレー量検出部４０に入力されるデータパルスＴ
Ｐ２の反転タイミングよりデータパルスＤＴＰの立ち上
がりが早くなっている。したがって、データパルスＴＰ
２をデータパルスＤＴＰの立ち上がりでラッチしたデー
タパルスＱＡとデータパルスＴＰ２の排他的論理和とさ
れるデータパルスＵＰは、データパルスＤＴＰの立ち上
がりからデータパルスＴＰ２の反転までのわずかな間だ
けローレベルになる、ほとんどがハイレベルとなるパル
スとされる。したがって、アップダウンカウンタ２０
（ｂ）ではデータパルスＴＰ４の立ち上がりのタイミン
グで、アップダウン制御信号ＵＤがハイレベルとなり、
ディレー段数ＤＵＰＤはカウントアップされて「０ｘ２
１」となる。以降５００ｎｓｅｃまで、同様にしてディ
レー段数ＤＵＰＤはカウントアップされ「０ｘ２２」と
なる。
【００２１】さらに５００ｎｓｅｃから１４００ｎｓｅ
ｃの期間において、ディレー段数ＤＵＰＤが「０ｘ２
３」になると、ディレー量が１Ｔ分よりも大きくなるの
でディレー量検出部４０に入力されるデータパルスＴＰ
２の反転タイミングはデータパルスＤＴＰの立ち上がり
よりも早くなる。したがって、データパルスＱＡとデー
タパルスＴＰ２の排他的論理和とされるデータパルスＵ
Ｐは、データパルスＴＰ２の反転タイミングからデータ
パルスＤＴＰの立ち上がりまでのわずかなハイレベルに
なる、ほとんどがローレベルとなるパルスとされる。ア
ップダウンカウンタ２０ではデータパルスＴＰ４の立ち
上がりでアップダウン制御信号ＵＤがローレベルなの
で、ディレー段数ＤＵＰＤはカウントダウンされて「０
ｘ２２」とされる。
ｃの期間において、ディレー段数ＤＵＰＤが「０ｘ２
３」になると、ディレー量が１Ｔ分よりも大きくなるの
でディレー量検出部４０に入力されるデータパルスＴＰ
２の反転タイミングはデータパルスＤＴＰの立ち上がり
よりも早くなる。したがって、データパルスＱＡとデー
タパルスＴＰ２の排他的論理和とされるデータパルスＵ
Ｐは、データパルスＴＰ２の反転タイミングからデータ
パルスＤＴＰの立ち上がりまでのわずかなハイレベルに
なる、ほとんどがローレベルとなるパルスとされる。ア
ップダウンカウンタ２０ではデータパルスＴＰ４の立ち
上がりでアップダウン制御信号ＵＤがローレベルなの
で、ディレー段数ＤＵＰＤはカウントダウンされて「０
ｘ２２」とされる。
【００２２】以降、データパルスＴＰ４の立ち上がり
で、アップダウン制御信号ＵＤはハイレベル、ローレベ
ルを交互に繰り返すことになり、したがってディレー段
数ＤＵＰＤは「０ｘ２３」「０ｘ２２」の値を交互に採
ることになる。そこで、ディレーロック検出部５０にお
いてディレー段数ＤＵＰＤがロックされたか否かを検出
する。ディレーロック検出部５０では、データパルスＴ
Ｐ４の立ち上がり毎に２クロック前のディレー段数ＤＲ
２と現在のディレー段数ＤＲ１を比較して一致していれ
ば、１Ｔ分のディレー量となる所望するディレー段数
が、ディレー段数ＤＲ１とディレー段数ＤＵＰＤの間に
あることになるので、ディレー段数がロックしたとみな
しディレーロック信号ＬＯＣＫをハイレベルにして出力
する。そしてディレー段数ＤＲ１とディレー段数ＤＵＰ
Ｄを比較して小さいほうの「０ｘ２２」を１Ｔ分ディレ
ーさせるための基準ディレー段数ＤＲＥＦとして出力す
る。
で、アップダウン制御信号ＵＤはハイレベル、ローレベ
ルを交互に繰り返すことになり、したがってディレー段
数ＤＵＰＤは「０ｘ２３」「０ｘ２２」の値を交互に採
ることになる。そこで、ディレーロック検出部５０にお
いてディレー段数ＤＵＰＤがロックされたか否かを検出
する。ディレーロック検出部５０では、データパルスＴ
Ｐ４の立ち上がり毎に２クロック前のディレー段数ＤＲ
２と現在のディレー段数ＤＲ１を比較して一致していれ
ば、１Ｔ分のディレー量となる所望するディレー段数
が、ディレー段数ＤＲ１とディレー段数ＤＵＰＤの間に
あることになるので、ディレー段数がロックしたとみな
しディレーロック信号ＬＯＣＫをハイレベルにして出力
する。そしてディレー段数ＤＲ１とディレー段数ＤＵＰ
Ｄを比較して小さいほうの「０ｘ２２」を１Ｔ分ディレ
ーさせるための基準ディレー段数ＤＲＥＦとして出力す
る。
【００２３】図５に示されているように、１４００ｎｓ
ｅｃで、クロックＣＬＫがｊ＝１０からｊ＝９になる
と、先述したようにパルスの繰返し周期が例えば１０％
短くなり、周波数が速い状態となると、ディレー段数
「０ｘ２２」によるディレー量は１Ｔ分のディレーに対
して大きすぎる。したがって、アップダウン制御信号Ｕ
Ｄはローレベルになり、アップダウンカウンタ２０では
データパルスＴＰ４の立ち上がりでディレー段数ＤＵＰ
Ｄはカウントダウンされる。ディレー段数ＤＵＰＤが
「０ｘ１Ｅ」までカウントダウンされると、１Ｔ分のデ
ィレー量よりも小さくなるので、それ以降は「０ｘ１
Ｅ」と「０ｘ１Ｆ」を交互に繰り返して、小さいほうの
「０ｘ１Ｅ」を１Ｔ分ディレーさせるための基準ディレ
ー段数ＤＲＥＦとして出力する。
ｅｃで、クロックＣＬＫがｊ＝１０からｊ＝９になる
と、先述したようにパルスの繰返し周期が例えば１０％
短くなり、周波数が速い状態となると、ディレー段数
「０ｘ２２」によるディレー量は１Ｔ分のディレーに対
して大きすぎる。したがって、アップダウン制御信号Ｕ
Ｄはローレベルになり、アップダウンカウンタ２０では
データパルスＴＰ４の立ち上がりでディレー段数ＤＵＰ
Ｄはカウントダウンされる。ディレー段数ＤＵＰＤが
「０ｘ１Ｅ」までカウントダウンされると、１Ｔ分のデ
ィレー量よりも小さくなるので、それ以降は「０ｘ１
Ｅ」と「０ｘ１Ｆ」を交互に繰り返して、小さいほうの
「０ｘ１Ｅ」を１Ｔ分ディレーさせるための基準ディレ
ー段数ＤＲＥＦとして出力する。
【００２４】このように、入力するクロックＣＬＫの周
期が変化しても、その変化量に対応して所望するディレ
ー量を得ることができる基準ディレー段数を得ることが
できるようになる。
期が変化しても、その変化量に対応して所望するディレ
ー量を得ることができる基準ディレー段数を得ることが
できるようになる。
【００２５】なお、図３に示したディレーロック検出部
５０では、ディレー段数ＤＲ１とディレー段数ＤＵＰＤ
の小さいほうを基準ディレー段数ＤＲＥＦとして出力す
るように説明したが、大きいほうを出力するようにして
も良い。また、図１に示した可変遅延回路１の構成にお
いてディレー量検出部４０を省略して、データパルスＴ
Ｐ４の立ち上がり（８クロック）毎に振動するディレー
段数ＤＵＰＤをそのまま出力するようにしても、上記し
た場合とほぼ同様の効果を得ることができる。さらに、
データパルスＴＰ２、ＴＰ４をそれぞれ２Ｔパルス、４
Ｔパルスとしてとして説明しているが、ＴＰ４＞ＴＰ２
＞ＴＰという関係が成立していればデータパルスＴＰ
２、ＴＰ４に任意の周期のデータパルスを適用すること
ができる。
５０では、ディレー段数ＤＲ１とディレー段数ＤＵＰＤ
の小さいほうを基準ディレー段数ＤＲＥＦとして出力す
るように説明したが、大きいほうを出力するようにして
も良い。また、図１に示した可変遅延回路１の構成にお
いてディレー量検出部４０を省略して、データパルスＴ
Ｐ４の立ち上がり（８クロック）毎に振動するディレー
段数ＤＵＰＤをそのまま出力するようにしても、上記し
た場合とほぼ同様の効果を得ることができる。さらに、
データパルスＴＰ２、ＴＰ４をそれぞれ２Ｔパルス、４
Ｔパルスとしてとして説明しているが、ＴＰ４＞ＴＰ２
＞ＴＰという関係が成立していればデータパルスＴＰ
２、ＴＰ４に任意の周期のデータパルスを適用すること
ができる。
【００２６】また、図１のアップダウンカウンタ２０に
示したように、例えばハイレベルのときだけカウントア
ップ／ダウン動作を可能にするイネーブルデータＤＬＥ
Ｎを入力可能にして、必要なときだけ基準ディレー段数
ＤＲＥＦを追従するようにすることも可能である。
示したように、例えばハイレベルのときだけカウントア
ップ／ダウン動作を可能にするイネーブルデータＤＬＥ
Ｎを入力可能にして、必要なときだけ基準ディレー段数
ＤＲＥＦを追従するようにすることも可能である。
【００２７】また、このような可変遅延回路１が必要と
される他の回路と一緒にして容易に１チップ化が可能に
なる。
される他の回路と一緒にして容易に１チップ化が可能に
なる。
【００２８】図６は本発明の変形例として図１に示した
可変遅延回路１を入力段に構成した可変遅延回路の構成
例を説明する。この図に示す例では、可変遅延回路１
と、１Ｔパルス幅に対してディレーの比率ＤＲＡＴＥ
[３：０]と可変遅延回路１からの基準ディレー段数ＤＲ
ＥＦの掛け算を行いディレー設定段数を出力するディレ
ー段数設定部６０、このディレー段数設定部６０で設定
されたディレー段数によって入力したデータＤＩＮを遅
延してデータＤＯＵＴとして出力するディレーライン７
０によって構成されている。なお、ディレーライン７０
は図１に示したディレーライン３０と同様の構成とされ
る。ここで、ディレー段数設定部６０は例えば３ビット
のＤＲＡＴＥ[３：０]と例えば６ビットのＤＲＥＦ
[５：０]を掛け合わせて、９ビットのＭＰＸ[９：０]を
計算するようにされ、以下のようにＭＰＸの上位６ビッ
トをＤＳＤとして出力する。 ＭＰＸ[９：０]＝ＤＲＡＴＥ[３：０]×ＤＲＥＦ[５：
０] ＤＳＤ[５：０]＝ＭＰＸ[９：４] したがって、例えばディレー比率ＤＲＡＴＥ＝３’ｈ１
であった場合、クロック周期１／１６のディレー量にな
り、例えばディレー比率ＤＲＡＴＥ＝３’ｈｆであった
場合、クロック周期の１５／１６のディレー量になる。
但し、これはディレー比率ＤＲＡＴＥのビット数やディ
レー段数設定部６０における掛け算手段の演算精度を限
定するものではない。
可変遅延回路１を入力段に構成した可変遅延回路の構成
例を説明する。この図に示す例では、可変遅延回路１
と、１Ｔパルス幅に対してディレーの比率ＤＲＡＴＥ
[３：０]と可変遅延回路１からの基準ディレー段数ＤＲ
ＥＦの掛け算を行いディレー設定段数を出力するディレ
ー段数設定部６０、このディレー段数設定部６０で設定
されたディレー段数によって入力したデータＤＩＮを遅
延してデータＤＯＵＴとして出力するディレーライン７
０によって構成されている。なお、ディレーライン７０
は図１に示したディレーライン３０と同様の構成とされ
る。ここで、ディレー段数設定部６０は例えば３ビット
のＤＲＡＴＥ[３：０]と例えば６ビットのＤＲＥＦ
[５：０]を掛け合わせて、９ビットのＭＰＸ[９：０]を
計算するようにされ、以下のようにＭＰＸの上位６ビッ
トをＤＳＤとして出力する。 ＭＰＸ[９：０]＝ＤＲＡＴＥ[３：０]×ＤＲＥＦ[５：
０] ＤＳＤ[５：０]＝ＭＰＸ[９：４] したがって、例えばディレー比率ＤＲＡＴＥ＝３’ｈ１
であった場合、クロック周期１／１６のディレー量にな
り、例えばディレー比率ＤＲＡＴＥ＝３’ｈｆであった
場合、クロック周期の１５／１６のディレー量になる。
但し、これはディレー比率ＤＲＡＴＥのビット数やディ
レー段数設定部６０における掛け算手段の演算精度を限
定するものではない。
【００２９】
【発明の効果】以上、説明したように本発明は、例えば
プロセス、電源電圧、温度などによってディレー量が変
化するようなディレー素子の組み合わせによって可変遅
延回路を構成した場合でも、実際の使用条件において常
に所望するディレー量を得ることができるようになる。
したがって、外部における他の回路構成やプログラムな
どを必要とせずに、可変遅延回路を構成することができ
る。また、本発明はＣＭＯＳなどのプロセスで実現する
ことができるので、従来のＬＣや分布定数回路を用いた
可変遅延回路と比較しても極めて廉価で構成することが
できるようになる。
プロセス、電源電圧、温度などによってディレー量が変
化するようなディレー素子の組み合わせによって可変遅
延回路を構成した場合でも、実際の使用条件において常
に所望するディレー量を得ることができるようになる。
したがって、外部における他の回路構成やプログラムな
どを必要とせずに、可変遅延回路を構成することができ
る。また、本発明はＣＭＯＳなどのプロセスで実現する
ことができるので、従来のＬＣや分布定数回路を用いた
可変遅延回路と比較しても極めて廉価で構成することが
できるようになる。
【図１】本発明の実施の形態の可変遅延回路の構成を説
明するブロック図である。
明するブロック図である。
【図２】図１の可変遅延回路を構成するディレー量検出
部の構成例を説明する図である。
部の構成例を説明する図である。
【図３】図１の可変遅延回路を構成するディレーロック
検出部の構成例を説明する図である。
検出部の構成例を説明する図である。
【図４】可変遅延回路における各信号のタイミングを示
す図である。
す図である。
【図５】可変遅延回路における各信号のタイミングを示
す図である。
す図である。
【図６】本発明の変形例の可変遅延回路の構成を説明す
る図である。
る図である。
【図７】ディレーラインの構成を説明する図である。
１，６０ 可変遅延回路、１０ ３ビットカウンタ、２
０ アップダウンカウンタ、３０，７０ ディレーライ
ン、４０ ディレー量検出部、５０ ディレーロック検
出部、４１，４４ Ｄ−ＦＦ、４２ ＥＯＲゲート、４
３ インバータ、５２ シフトレジスタ、５２ａ，５２
ｂ Ｄ−ＦＦ、５３，５４ 比較器、５５ ＡＮＤゲー
ト、５６，５８ Ｄ−ＦＦ、５７ セレクタ、７０ デ
ィレー段数設定部
０ アップダウンカウンタ、３０，７０ ディレーライ
ン、４０ ディレー量検出部、５０ ディレーロック検
出部、４１，４４ Ｄ−ＦＦ、４２ ＥＯＲゲート、４
３ インバータ、５２ シフトレジスタ、５２ａ，５２
ｂ Ｄ−ＦＦ、５３，５４ 比較器、５５ ＡＮＤゲー
ト、５６，５８ Ｄ−ＦＦ、５７ セレクタ、７０ デ
ィレー段数設定部
Claims (4)
- 【請求項１】 入力したクロックに基づいて所定の周期
とされる第一、第二、第三のパルスデータを生成する分
周手段と、 前記第三のパルスデータが供給されるとともに、アップ
ダウン制御信号に基づいてカウントアップまたはカウン
トダウンを行うアップダウンカウンタと、 前記第一のパルスデータが供給されるとともに、前記ア
ップダウンカウンタのカウント出力に基づいてディレー
段数が設定されるディレー手段と、 前記第二のパルスデータが供給されるとともに、前記デ
ィレー手段によって遅延された遅延量を検出し、検出結
果を前記アップダウン制御信号として前記アップダウン
カウンタに供給する遅延量検出手段と、 前記第三のパルスデータが供給されるとともに、前記ア
ップダウンカウンタの現在のカウント値と過去のカウン
ト値を比較して遅延量がロックされているか否かを検出
し、なおかつ２個のカウント値のうちいずれか一方の値
を選択して基準ディレー段数として出力するディレーロ
ック検出手段と、 を備えていることを特徴とする可変遅延回路。但し、前
記分周手段において生成される各パルスデータの周期と
しては、第一のパルスデータ＜第二のパルスデータ＜第
三のパルスデータとなるようにする。 - 【請求項２】 前記遅延量検出手段は、 前記第一のパルスデータを前記ディレー手段で遅延され
た遅延パルスデータの立ち上がりのタイミングでラッチ
して出力する第一のラッチ手段と、 前記第一のパルスデータと前記第一のラッチ手段からの
ラッチデータの排他的論理和とされるデータの出力を行
うようにされているゲート手段と、 前記遅延パルスデータを反転させる反転手段と、 前記ゲート手段から出力されるデータを前記反転手段で
反転した遅延パルスデータの立下りのタイミングでラッ
チして出力する第二のラッチ手段と、 を備え、前記第二のラッチ手段からの出力データが、前
記遅延パルスデータの立ち上がりよりも早いか否かに応
じて、所要のアップダウン制御信号を出力するようにし
たことを特徴とする請求項１に記載の可変遅延回路。 - 【請求項３】 前記遅延量ロック検出手段は２段のラッ
チ手段によって構成され、前記第三のパルスデータに基
づいて前記アップダウンカウンタのディレー段数データ
をシフトレジストすることができるようにされているシ
フトレジスタと、 現在のディレー段数と前記シフトレジスタによる２クロ
ック前のディレー段数を比較を行う第一の比較手段と、 現在のディレー段数と前記シフトレジスタによる１クロ
ック前のディレー段数を比較を行う第二の比較手段と、 前記第二の比較手段の比較結果として、現在のディレー
段数と前記２クロック前のディレー段数が一致した場合
のデータを前記第三のクロックでラッチするラッチ手段
と、 前記第一の比較手段の比較結果として、現在のディレー
段数と前記２クロック前のディレー段数が一致し、か
つ、前記第二の比較手段の比較結果として、現在のディ
レー段数が前記１クロック前のディレー段数よりも大き
い場合に、前記１クロック前のディレー段数を出力し、
これ以外の場合に、現在のディレー段数を出力すること
ができるようにされている選択手段と、 前記選択手段で選択されたディレー段数を前記第三のパ
ルスデータでラッチするようにされているラッチ手段
と、 を備えていることを特徴とする請求項１に記載の可変遅
延回路。 - 【請求項４】 入力したクロックに基づいて所定の周期
とされる第一、第二、第三のパルスデータを生成する分
周手段と、 前記第三のパルスデータが供給されるとともに、アップ
ダウン制御信号に基づいてカウントアップまたはカウン
トダウンを行うアップダウンカウンタと、 前記第一のパルスデータが供給されるとともに、前記ア
ップダウンカウンタのカウント出力に基づいてディレー
段数が設定されるディレー手段と、 前記第二のパルスデータが供給されるとともに、前記デ
ィレー手段によって遅延された遅延量を検出し、検出結
果を前記アップダウン制御信号として前記アップダウン
カウンタに供給する遅延量検出手段と、 前記第三のパルスデータが供給されるとともに、前記ア
ップダウンカウンタの現在のカウント出力と過去のカウ
ント出力を比較して遅延量がロックされているか否かを
検出し、なおかつ２個のカウント値のうちで小さいほう
の値を基準ディレー段数として出力するディレーロック
検出手段と、 を備えた基準ディレー段数出力手段と、 前記クロックが供給されるとともに、前記基準ディレー
段数出力手段からの基準ディレー段数と所要のディレー
比率を乗算するディレー段数設定手段と、 前記ディレー段数設定手段によって設定されたディレー
段数により、入力したデータをディレーさせるディレー
手段と、 を備えて構成されていることを特徴とする可変遅延回
路。但し、前記分周手段において生成される各パルスデ
ータの周期としては、第一のパルスデータ＜第二のパル
スデータ＜第三のパルスデータとなるようにする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29963598A JP3864583B2 (ja) | 1998-10-21 | 1998-10-21 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29963598A JP3864583B2 (ja) | 1998-10-21 | 1998-10-21 | 可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000134072A true JP2000134072A (ja) | 2000-05-12 |
| JP3864583B2 JP3864583B2 (ja) | 2007-01-10 |
Family
ID=17875152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29963598A Expired - Fee Related JP3864583B2 (ja) | 1998-10-21 | 1998-10-21 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3864583B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002324369A (ja) * | 2001-02-26 | 2002-11-08 | Sony Corp | ディレイロックループ回路、可変遅延回路および記録信号補償回路 |
| US6857080B1 (en) * | 2001-01-08 | 2005-02-15 | Pixelworks, Inc. | Multi-link receiver mechanism for processing multiple data streams |
| US8305858B2 (en) | 2010-07-01 | 2012-11-06 | Sony Corporation | Variable delay circuit, recording apparatus, and delay amount calibration method |
-
1998
- 1998-10-21 JP JP29963598A patent/JP3864583B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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