JP5452983B2 - プロセスモニタ回路およびプロセス特性の判定方法 - Google Patents

Description

本発明は、ＭＯＳプロセスの特性を判定するために用いるプロセスモニタ回路と、そのプロセス特性の判定方法に関するものである。

従来、ＭＯＳトランジスタの製造プロセスの特性（プロセス特性）を判定するために、リングオシレータを用いて一定数をカウントし、一定数をカウントするまでの時間を測定することにより、ＭＯＳトランジスタの伝播遅延時間を検出するという手法が用いられている。この手法では、被測定対象の半導体チップ全体としてのＭＯＳトランジスタの動作速度について的確な判定を行うことができる。

ここで、プロセス特性とは、同一のＭＯＳトランジスタであっても、その駆動能力等のばらつきにより、動作速度が、目標とする動作速度よりも速い（Ｆａｓｔ）、遅い（Ｓｌｏｗ）、標準（Ｔｙｐｉｃａｌ）のいずれかの状態を表す。また、ＭＯＳトランジスタには、Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）とＮ型ＭＯＳトランジスタ（ＮＭＯＳ）があるが、その各々において個別に、速い、遅い、標準というプロセス特性が存在する。

ところで、プロセス特性として、実際に、ＰＭＯＳとＮＭＯＳとで動作速度が異なる方向に振れるケースが多々ある。例えば、ＰＭＯＳが速く、ＮＭＯＳが遅い場合、上記のリングオシレータを用いてＭＯＳトランジスタの伝播遅延時間を検出するという手法では、ＰＭＯＳおよびＮＭＯＳ両者の特性が相殺され、どちらが速いとか、遅いという判定をすることは不可能である。

ここで、本発明に関連性のある先行技術文献として、特許文献１がある。同文献には、被測定ロジックゲートおよびゲート回路からなる単位回路を複数段縦続接続した測定回路を用いて、その測定回路中を伝播する信号のＨ（ハイ）レベル期間およびＬ（ロー）レベル期間を測定することにより、１個の被測定ロジックゲートの立上り遅延時間と立下り遅延時間を分離して求めることが開示されている。

特開平２−１９４３７２号公報

本発明の目的は、ＰＭＯＳとＮＭＯＳの各々について、プロセス特性を判定することができるプロセスモニタ回路およびプロセス特性の判定方法を提供することにある。

上記目的を達成するために、本発明は、トランジスタのプロセス特性を測定するプロセスモニタ回路であって、第１のレベルと第２のレベルの間の遷移を含む信号を生成する生成回路と、該遷移を含む信号が通過する遅延回路と、該遅延回路の出力信号の遷移を検出する検出回路とを備え、該遅延回路は、相対的に伝播遅延時間が短いインバータと伝播遅延時間が長いインバータとが交互に接続され、該生成回路は、該検出回路が該遅延回路の出力信号の遷移を検出したことを受けて、該遷移を含む信号を生成することを特徴とするプロセスモニタ回路を提供するものである。

ここで、前記相対的に伝播遅延時間が長いインバータは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタによって構成されていることが好ましい。また、前記プロセスモニタ回路は、前記遷移を含む信号を正転または反転して前記遅延回路に出力する選択回路を備えることが好ましい。さらに、前記遅延回路の出力信号の遷移をカウントするカウンタを備え、前記検出回路は、前記カウンタの最下位ビットの出力によって前記遅延回路の出力信号の遷移を検出することが好ましい。

また、本発明は、伝播遅延時間が短いインバータと伝播遅延時間が長いインバータとを交互に接続した遅延回路を用いて、トランジスタのプロセス特性を判定する方法であって、第１のレベルと第２のレベルの間の遷移を含む信号を生成し、該遅延回路により前記遷移を含む信号を遅延し、該遅延回路の出力信号の遷移を検出し、該遅延回路の出力信号の遷移を検出したことを受けて、該遷移を含む信号を生成することを特徴とするプロセス特性の判定方法を提供する。

本発明によれば、伝播遅延時間が長いインバータに常に同じ極性のパルス信号が入力されるように遅延回路にパルス信号を入力し、遅延回路によりパルス信号を遅延し、遅延回路の出力信号をカウンタによりカウントし、カウンタのカウント値が所定値になるまでの時間を測定することにより、ＰＭＯＳとＮＭＯＳの伝播遅延時間を個別に検出することができ、ＰＭＯＳとＮＭＯＳの各々について、プロセス特性（プロセスの傾向）を判定することができる。

本発明に関わるプロセスモニタ回路の構成を表す一実施形態の回路図である。 図１に示す遅延回路の構成を表す回路図である。 図１に示すプロセスモニタ回路の動作を表すタイミングチャートである。 ＭＯＳトランジスタのプロセス特性を表す一例のグラフである。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のプロセスモニタ回路およびプロセス特性の判定方法を詳細に説明する。

図１は、本発明に関わるプロセスモニタ回路の構成を表す一実施形態の回路図である。同図に示すプロセスモニタ回路１０は、被測定対象の半導体チップにおいて、ＰＭＯＳとＮＭＯＳの各々についてプロセス特性を判定するためのものであり、パルス発生回路１２と、第１の選択回路１４と、遅延回路１６と、第２の選択回路１８と、カウンタ２０とによって構成されている。

パルス発生回路１２は、カウンタ２０から入力される、カウンタ２０の出力信号（カウント値）の最下位ビットＬＳＢのフィードバック信号ＬＳＢＦＢの変化（立上りおよび立下り）を検出して同一極性の一定のパルス幅の信号（パルス信号）ＰＬＳＩＮを出力するものであり、インバータ２２と、２つのＡＮＤ回路２４，２６と、２つのインバータ２８，３０と、２つのＡＮＤ回路３２，３４と、ＯＲ回路３６とによって構成されている。

ＡＮＤ回路２４の一方の入力端子には、動作開始を指示するイネーブル信号ＡＣＥＮが外部から入力され、他方の入力端子には、インバータ２２を介して前述のフィードバック信号ＬＳＢＦＢの反転信号が入力される。また、ＡＮＤ回路２６の一方の反転入力端子にはカウンタ２０の出力信号の最上位ビットＭＳＢのフィードバック信号ＯＵＴが入力され、他方の入力端子にはフィードバック信号ＬＳＢＦＢが入力される。また、ＡＮＤ回路３２には、ＡＮＤ回路２４の出力信号と、インバータ２８を介してＡＮＤ回路２４の出力信号の反転信号が入力され、ＡＮＤ回路３４には、ＡＮＤ回路２６の出力信号と、インバータ３０を介してＡＮＤ回路２６の出力信号の反転信号が入力される。ＯＲ回路３６には、２つのＡＮＤ回路３２，３４の出力信号ＰＬＳ０，ＰＬＳ１が入力され、ＯＲ回路３６からは、信号ＰＬＳＩＮが出力される。

第１の選択回路１４は、選択信号ＰＮＳＥＬに応じて、パルス発生回路１２の出力信号ＰＬＳＩＮとその反転信号を切り替えて出力するものであり、インバータ３８と、セレクタ４０とによって構成されている。セレクタ４０の入力端子０にはＯＲ回路３６の出力信号ＰＬＳＩＮが入力され、入力端子１には、インバータ３８を介して信号ＰＬＳＩＮの反転信号が入力される。第１の選択回路１４からは、外部から入力される選択信号ＰＮＳＥＬ＝‘０’の時、信号ＰＬＳＩＮが出力され、選択信号ＰＮＳＥＬ＝‘１’の時、信号ＰＬＳＩＮの反転信号が出力される。

遅延回路（ｄｅｌａｙ）１６は、第１の選択回路１４の出力信号を遅延するものであり、後述するように（図２）、相対的に速いインバータ４２と遅いインバータ（ｓｌｏｗ）４４とを交互に直列に接続して構成されている。ここで、インバータ４２，４４が速い／遅いとは、インバータの伝播遅延時間が短い／長いことを意味する。例えば、トランジスタサイズ（ゲート長、ゲート幅）を調整することによりインバータ４２，４４の動作速度を適宜調整することができる。なお、遅延回路１６の詳細は後述する。

第２の選択回路１８は、選択信号に応じて、遅延回路１６の出力信号とその反転信号を切り替えて出力するものであり、インバータ４６と、セレクタ４８とによって構成されている。セレクタ４８の入力端子０にはインバータ４６を介して遅延回路１６の出力信号の反転信号が入力され、入力端子１には、遅延回路１６の出力信号が入力される。第２の選択回路１８（のセレクタ４８）からは、出力信号ＰＬＳＯＵＴとして、選択信号ＰＮＳＥＬ＝‘０’の時、遅延回路１６の出力信号の反転信号が出力され、選択信号ＰＮＳＥＬ＝‘１’の時、遅延回路１６の出力信号が出力される。

ここで、第１および第２の選択回路１４，１８において、インバータ３８，４６は、選択信号ＰＮＳＥＬに関わらず信号ＰＬＳＩＮと信号ＰＬＳＯＵＴの極性を一致させるとともに、信号ＰＬＳＩＮから信号ＰＬＳＯＵＴまでの遅延時間を一致させる役割を果たす。

カウンタ（Ｃｏｕｎｔｅｒ）２０は、第２の選択回路１８の出力信号ＰＬＳＯＵＴをカウントし、そのカウント値を出力するものである。カウンタ２０は、信号ＡＣＥＮ＝‘０’の時にリセットされてカウント値がオール‘０’となり、信号ＡＣＥＮ＝‘１’の時、信号ＰＬＳＯＵＴの立上りに同期してカウントアップする。カウンタ２０からは、カウント値の最上位ビットＭＳＢと、最下位ビットＬＳＢが出力される。また、最上位ビットＭＳＢは信号ＯＵＴとして外部へ出力される。

次に、遅延回路１６について説明する。

本実施形態の遅延回路１６は、図２に示すように、速いインバータ４２で始まり、速いインバータ４２で終わるように、速いインバータ４２と遅いインバータ４４とが交互に直列に接続されたものである。

ここで、速いインバータ４２と遅いインバータ４４の遅延比を例えば１：１０とする。このように設定することにより、遅延回路１６の伝播遅延時間に主に寄与するのは、遅いインバータ４４となる。そのため、例えば、ＰＭＯＳが遅い場合は、ＴＰＬＨ（遅延回路１６の遅いインバータ４４の入力信号がＨ（ハイレベル）からＬ（ローレベル）に変化する場合の入力から出力までの伝播遅延時間）が遅くなり、ＮＭＯＳが遅い場合は、ＴＰＨＬ（遅いインバータ４４の入力信号がＬからＨに変化する場合の入力から出力までの伝播遅延時間）が遅くなる。そのため、上記遅延比を適宜設定することにより、ＰＭＯＳとＮＭＯＳとで別々の伝播遅延時間を得ることが可能になる。

ここで、遅延回路１６を用いてリングオシレータを構成した場合を考えてみる。この場合、入力信号がリングオシレータのループを複数回巡回すると、上記のＴＰＬＨ（主としてＰＭＯＳによる伝播遅延時間）とＴＰＨＬ（主としてＮＭＯＳによる伝播遅延時間）とが相殺されてしまう。そのため、遅延回路１６を用いて構成されたリングオシレータも、遅延速度が同じ複数のインバータで構成された従来のリングオシレータと変わらなくなる。

つまり、ＰＭＯＳとＮＭＯＳの各々についてプロセス特性を得るためには、以下に説明するように、遅延回路１６の遅いインバータ４４の入力信号として常に同じ極性のパルス信号を入力し、遅延回路１６を含むループを巡回させる必要がある。ここで、同じ極性のパルス信号とは、例えば、遅延回路１６を含むループを複数回巡回させる場合、遅いインバータ４４に入力されるパルス信号の極性（Ｈ幅のパルス信号またはＬ幅のパルス信号）が同じという意味である。

次に、プロセスモニタ回路１０の動作に従って、本発明に関わるプロセス特性の判定方法を説明する。

信号ＡＣＥＮ＝‘０’の時、プロセスモニタ回路１０は初期化される。つまり、カウンタ２０がリセットされ、カウント値がオール‘０’になる。パルス発生回路１２のＡＮＤ回路２４，２６の出力信号、ＡＮＤ回路３２，３４の出力信号ＰＬＳ０，ＰＬＳ１、ＯＲ回路３６の出力信号ＰＬＳＩＮはＬになる。また、選択信号ＰＮＳＥＬの状態に関わらず、第２の選択回路１８の出力信号ＰＬＳＯＵＴもＬになる。

以下、図３に示すタイミングチャートに従って、選択信号ＰＮＳＥＬ＝‘０’の時のプロセスモニタ回路１０の動作を説明する。

選択信号ＰＮＳＥＬ＝‘０’の時、第１の選択回路１４から、パルス発生回路１２の出力信号ＰＬＳＩＮが出力され、第２の選択回路１８から、出力信号ＰＬＳＯＵＴとして、遅延回路１６の出力信号の反転信号が出力される。

信号ＡＣＥＮ＝‘１’になると、ＡＮＤ回路２４の出力信号がＨとなり、その立上りが検出されて、ＡＮＤ回路３２から、インバータ２８の伝播遅延時間に相当するＨのパルス幅を持つパルス信号（以下、Ｈのパルス信号）ＰＬＳ０が出力される。この時、フィードバック信号ＬＳＢＦＢ＝‘０’であるから、ＡＮＤ回路２６，３４の出力信号はＬであり、ＯＲ回路３６の出力信号ＰＬＳＩＮおよび第１の選択回路１４の出力信号は、信号ＰＬＳ０となる。

第１の選択回路１４の出力信号は、遅延回路１６により遅延されるとともに反転され、さらに、第２の選択回路１８のインバータ４６により反転され、第２の選択回路１８から、信号ＰＬＳＯＵＴとして出力される。つまり、遅延回路１６の遅いインバータ４４にはＬのパルス幅を持つパルス信号（以下、Ｌのパルス信号）が入力される。この時、遅延回路１６に入力されるＨのパルス信号が立ち上がってから信号ＰＬＳＯＵＴが立ち上がるまでの、遅延回路１６の伝播遅延時間に主に寄与するものは、遅いインバータ４４を構成するＰＭＯＳである。

Ｈのパルス信号ＰＬＳＯＵＴの立上りに同期してカウンタ２０がカウントアップし、カウント値の最下位ビットＬＳＢがＨになる。最下位ビットＬＳＢは、フィードバック信号ＬＳＢＦＢとしてパルス発生回路１２にフィードバックされる。

続いて、フィードバック信号ＬＳＢＦＢ＝‘１’になると、ＡＮＤ回路２６の出力信号がＨとなり、その立上りが検出されて、ＡＮＤ回路３４から、インバータ３０の伝播遅延時間に相当するパルス幅を持つＨのパルスＰＬＳ１が出力される。この時、フィードバック信号ＬＳＢＦＢ＝‘１’であるから、ＡＮＤ回路２４，３２の出力信号はＬであり、ＯＲ回路３６の出力信号および第１の選択回路１４の出力信号は、信号ＰＬＳ１となる。

第１の選択回路１４の出力信号は、遅延回路１６により遅延されるとともに反転され、さらに、第２の選択回路１８のインバータ４６により反転され、第２の選択回路１８から、信号ＰＬＳＯＵＴとして出力される。つまり、遅延回路１６の遅いインバータ４４には同様にＬのパルス信号が入力される。この時も、遅延回路１６に入力されるＨのパルス信号が立ち上がってから信号ＰＬＳＯＵＴが立ち上がるまでの、遅延回路１６の伝播遅延時間に主に寄与するものは、遅いインバータ４４を構成するＰＭＯＳである。

Ｈのパルス信号ＰＬＳＯＵＴの立上りに同期してカウンタ２０がカウントアップし、カウント値の最下位ビットＬＳＢがＬになる。最下位ビットＬＳＢは、フィードバック信号ＬＳＢＦＢとしてパルス発生回路１２にフィードバックされる。

これ以後、上記の動作が繰り返し行われ、最終的にカウンタ２０のカウント値の最上位ビットＭＳＢがＨになる。ここで、信号ＡＣＥＮ＝‘０’から‘１’になってから、即ち、パルス発生回路１２の動作開始から、カウンタ２０のカウント値の最上位ビットＭＳＢがＬからＨになるまでの時間を測定することにより、測定した時間に基づいて、被測定対象の半導体チップを構成するＰＭＯＳの伝播遅延時間を検出することができる。

カウンタ２０のカウント値の最上位ビットＭＳＢがＨになると、ＡＮＤ回路２６，３４の出力信号がＬとなる。この後、カウンタ２０のカウント値の最下位ビットＬＳＢがＬからＨに変化した後、ＯＲ回路３６の出力信号ＰＬＳＩＮからＨのパルス信号が出力されなくなり、カウンタ２０の動作も停止する。その後、信号ＡＣＥＮ＝‘０’とされ、前述の通り各部位が初期化される。

次に、選択信号ＰＮＳＥＬ＝‘１’の時のプロセスモニタ回路１０の動作を説明する。

選択信号ＰＮＳＥＬ＝‘１’の時、第１の選択回路１４から、パルス発生回路１２の出力信号ＰＬＳＩＮの反転信号が出力され、第２の選択回路１８から、出力信号ＰＬＳＯＵＴとして、遅延回路１６の出力信号が出力される。

信号ＡＣＥＮ＝‘１’になると、ＡＮＤ回路３２からＨのパルス信号ＰＬＳ０が出力される。また、ＯＲ回路３６の出力信号ＰＬＳＩＮは信号ＰＬＳ０となり、第１の選択回路１４の出力信号は信号ＰＬＳ０の反転信号となる。

ＯＲ回路の出力信号ＰＬＳＩＮは、第１の選択回路１４のインバータ３８により反転され、さらに、遅延回路１６により遅延されるとともに反転され、第２の選択回路１８から、信号ＰＬＳＯＵＴとして出力される。つまり、遅延回路１６の遅いインバータ４４にはＨのパルス信号が入力される。この時、遅延回路１６に入力されるＬのパルス信号が立ち下がってから信号ＰＬＳＯＵＴが立ち上がるまでの、遅延回路１６の伝播遅延時間に主に寄与するものは、遅いインバータ４４を構成するＮＭＯＳである。

これ以後の動作は同じである。

続いて、フィードバック信号ＬＳＢＦＢ＝‘１’になると、ＡＮＤ回路３４からＨのパルスＰＬＳ１が出力される。また、ＯＲ回路３６の出力信号は信号ＰＬＳ１となり、第１の選択回路１４の出力信号は信号ＰＬＳ１の反転信号となる。

ＯＲ回路３６の出力信号ＰＬＳＩＮは、第１の選択回路１４のインバータ３８により反転され、さらに、遅延回路１６により遅延されるとともに反転され、第２の選択回路１８から、信号ＰＬＳＯＵＴとして出力される。つまり、遅延回路１６の遅いインバータ４４には同様にＨのパルス信号が入力される。この時も、遅延回路１６に入力されるＬのパルス信号が立ち上がってから信号ＰＬＳＯＵＴが立ち上がるまでの、遅延回路１６の伝播遅延時間に主に寄与するものは、遅いインバータ４４を構成するＮＭＯＳである。

これ以後の動作は同じである。

同様に、信号ＡＣＥＮ＝‘０’から‘１’になってから、カウンタ２０のカウント値の最上位ビットＭＳＢがＬからＨになるまでの時間を測定することにより、測定した時間に基づいて、被測定対象の半導体チップを構成するＮＭＯＳの伝播遅延時間を検出することができる。

ここで、図４に、ＭＯＳトランジスタのプロセス特性を表す一例のグラフを示す。このグラフは、本発明を適用して、被測定対象の半導体チップのプロセス特性を検出したものである。このグラフの縦軸はＴＰＨＬ［ｓｅｃ］、横軸はＴＰＬＨ［ｓｅｃ］である。また、図中、ＦＦ，ＦＳ，ＳＦ，ＳＳ，ＴＴの左側の文字はＰＭＯＳ、右側の文字はＮＭＯＳの特性を表しており、Ｆは速い（Ｆａｓｔ）、Ｓは遅い（Ｓｌｏｗ）、Ｔは標準（Ｔｉｐｉｃａｌ）である。

このグラフに示すように、本発明を適用することにより、ＰＭＯＳとＮＭＯＳの各々について、プロセス特性ＦＦ，ＦＳ，ＳＦ，ＳＳ，ＴＴを判定（区別）することができる。従来のリングオシレータを用いた手法では、同図中、ＦＳとＳＦのポイントが相殺され、両者は、例えば、ＦＦとＳＳのポイントを結ぶ直線上に位置するように見えて区別出来ない。これに対し、本発明を適用した場合、ＦＳとＳＦがほぼ正確なポイントに位置するようになり、ＰＭＯＳとＮＭＯＳの各々について、より正確なプロセス特性（プロセスの傾向）を把握することができる。

以上のように、遅いインバータ４４に同じ極性のパルス信号が常に入力されるように遅延回路１６にパルス信号を入力し、遅延回路１６によりパルス信号を遅延し、遅延回路１６の出力信号をカウンタ２０によりカウントし、カウンタ２０のカウント値が所定値になるまでの時間を測定することにより、ＰＭＯＳとＮＭＯＳの伝播遅延時間を個別に検出することができ、ＰＭＯＳとＮＭＯＳの各々について、プロセス特性を判定することができる。

なお、本発明において、パルス発生回路、第１および第２の選択回路、カウンタは、同様の機能を実現できるものであれば、どのような構成のものを用いてもよい。

パルス発生回路は、図１の例では、フィードバック信号ＬＳＢＦＢの立上りと立下りを検出してパルス信号を発生しているが、例えば、その立上りだけ、もしくは、立下りだけを使用してもよい。

また、遅延回路は、速いインバータと遅いインバータを交互に接続して構成されたものであればよく、速いインバータから始まっていても、遅いインバータから始まっていてもよいし、遅延回路により信号が反転されても、反転されなくてもよい。

また、図１の例において、カウンタから出力されるカウント値のうち、例えば、最下位ビットの代わりに、カウント値のうちのどのビットを使用してもよい。この場合、最上位ビットの代わりに使用するビットは、最下位ビットの代わりに使用したビットよりも上位のビットであればよい。また、カウンタから外部へ出力される信号も最上位ビットに限定されず、任意の所定数のビットを出力するようにしてもよい。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０ プロセスモニタ回路
１２ パルス発生回路
１４ 第１の選択回路
１６ 遅延回路
１８ 第２の選択回路
２０ カウンタ
２２，２８，３０，３８，４２，４４，４６ インバータ
２４，２６，３２，３４ ＡＮＤ回路
３６ ＯＲ回路
４０，４８ セレクタ

Claims (5)

1. トランジスタのプロセス特性を測定するプロセスモニタ回路であって、
   第１のレベルと第２のレベルの間の遷移を含む信号を生成する生成回路と、
   該遷移を含む信号が通過する遅延回路と、
   該遅延回路の出力信号の遷移を検出する検出回路とを備え、
   該遅延回路は、相対的に伝播遅延時間が短いインバータと伝播遅延時間が長いインバータとが交互に接続され、
   該生成回路は、該検出回路が該遅延回路の出力信号の遷移を検出したことを受けて、該遷移を含む信号を生成する
   ことを特徴とするプロセスモニタ回路。
2. 前記相対的に伝播遅延時間が長いインバータは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタによって構成されていることを特徴とする請求項１に記載のプロセスモニタ回路。
3. 前記プロセスモニタ回路は、前記遷移を含む信号を正転または反転して前記遅延回路に出力する選択回路を備えることを特徴とする、請求項１または２に記載のプロセスモニタ回路。
4. さらに、前記遅延回路の出力信号の遷移をカウントするカウンタを備え、
   前記検出回路は、前記カウンタの最下位ビットの出力によって前記遅延回路の出力信号の遷移を検出することを特徴とする、請求項１から３のいずれかに記載のプロセスモニタ回路。
5. 相対的に伝播遅延時間が短いインバータと伝播遅延時間が長いインバータとを交互に接続した遅延回路を用いて、トランジスタのプロセス特性を判定する方法であって、
   第１のレベルと第２のレベルの間の遷移を含む信号を生成し、
   該遅延回路により前記遷移を含む信号を遅延し、
   該遅延回路の出力信号の遷移を検出し、
   該遅延回路の出力信号の遷移を検出したことを受けて、該遷移を含む信号を生成する
   ことを特徴とするプロセス特性の判定方法。

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