JP5185304B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、更に詳しくは、半導体チップの特性をモニタするモニタ回路を含む半導体集積回路に関する。

従来、半導体基板上に形成された半導体集積回路の性能を測定するための種々の測定装置が知られている（特許文献１参照）。

また、半導体集積回路のトランジスタの特性（例えばリーク電流）を測定し、その測定結果に基づいて半導体集積回路の電源電圧や基板バイアスを制御して、半導体集積回路におけるトランジスタの特性のばらつきを抑える構成が知られている。ここで、半導体基板上に形成されたトランジスタの性能を測定する方法として、チップのダイシングラインにプロセスモニタとしての４端子トランジスタを設ける方法が用いられることがある。しかし、この方法では、ダイシングラインのトランジスタに接続してトランジスタの性能を測定する専用の測定装置を外部に設ける必要があり、また、チップを切り分けた後にトランジスタの位置を特定するのが難しいという問題があった。

そのため、トランジスタの性能測定方法として、チップ上に半導体集積回路とともにリングオシレータやディレイチェーンのような形でモニタ回路を置く方法が用いられている（非特許文献１参照）。しかし、非特許文献１に記載されたリングオシレータを用いたトランジスタの測定装置では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタによる立ち上がり時間と立ち下がり時間との両方が影響するため、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれの特性を別々に検出することができない。

特開平１１−１０１８５１号公報 Tschanz, J.W.; Narendra, S.; Nair, R.; De, V. "Effectiveness of adaptive supply voltage and body bias for reducing impact of parameter variations in low power and high performance microprocessors", IEEE Journal of Solid-State Circuits, May 2003, Volume 38, Issue 5, p.826-829.

本発明は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれの特性を個別に且つ正確に測定することのできる半導体集積回路を提供することを目的とする。

本発明の一態様に係る半導体集積回路は、第１電圧を供給される第１端子と、前記第１電圧とは異なる値を有する第２電圧を供給される第２端子と、複数のインバータを縦列接続してなるインバータチェーン回路とを備え、前記複数のインバータの各々は、前記第１端子に一端を接続される第１トランジスタと、前記第２端子に一端を接続され他端を前記第１トランジスタの他端に接続された第２トランジスタとを備え、前記複数のインバータは、前段の前記インバータの出力端子を後段の前記インバータの前記第２トランジスタの制御端子に接続することで縦列接続され、前記インバータチェーン回路の入力端子の側から数えて奇数番目又は偶数番目のいずれかに前記インバータに含まれる第１トランジスタは、プリチャージ信号が第１状態のときに導通状態とされて前記第１トランジスタの他端をプリチャージする一方、前記プリチャージ信号が第２状態のときは非導通状態とされるプリチャージトランジスタとして機能し、前記プリチャージトランジスタ以外の前記第１トランジスタは、前記プリチャージ信号が第１状態のときに非導通状態とされる一方、前記プリチャージ信号が第２状態のときは導通状態とされることを特徴とする。

この発明によれば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれの特性を個別に且つ正確に測定することのできる半導体集積回路を提供することができる。

本発明の第１の実施の形態に係るＮＭＯＳディレイ回路５０の構成を示す等価回路図である。 第１の実施の形態に係るＮＭＯＳディレイ回路５０の動作を示す。 第１の実施の形態に係るＮＭＯＳディレイ回路５０の動作を示す。 ＮＭＯＳディレイ回路５０の応用例を示す。 本発明の第２の実施の形態に係るＰＭＯＳディレイ回路５０’の構成を示す等価回路図である。 ＰＭＯＳディレイ回路５０’の応用例を示す。 本発明の第３の実施の形態に係るＮＭＯＳディレイ回路５０’’の構成を示す等価回路図である。 本発明の第４の実施の形態に係る半導体集積回路を示す。 本発明の第５の実施の形態に係るＮＭＯＳディレイ回路５０の構成を示す等価回路図である。 本発明の第６の実施の形態に係るＮＭＯＳディレイ回路５０の構成を示す等価回路図である。 本発明の実施の形態の変形例を示す。 本発明の実施の形態の変形例を示す。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

［第１の実施の形態］
まず、本発明の第１の実施の形態に係る半導体集積回路を、図１を参照して説明する。

図１は、第１の実施の形態に係る半導体集積回路に係るＮＭＯＳディレイ回路５０の構成を示す等価回路図である。このＮＭＯＳディレイ回路５０は、内蔵されるＮＭＯＳトランジスタの特性を評価するために用いられる回路である。具体的にこのＮＭＯＳディレイ回路５０は、プリチャージ用のトランジスタを導通させて幾つかのノードを所定の電圧までプリチャージするプリチャージ動作（以下、プリチャージ動作という）を行った後、評価対象のＮＭＯＳトランジスタの特性の評価のため、評価対象のＮＭＯＳトランジスタを導通させて信号を伝搬させる信号伝搬動作（以下、信号伝搬動作という）を行うための回路である。なお、本出願では、特に図において明示しないが、ＰＭＯＳトランジスタのウエルは電源電圧ＶＤＤを固定的に供給されていてもよいし、バイアス調整回路の出力に従い、印加電圧を調整可能とされていてもよい。ＮＭＯＳトランジスタのウエルも同様に、接地電圧ＶＳＳを固定的に供給されていてもよいし、バイアス調整回路の出力に従い、印加電圧を調整可能とされていてもよい。
図１に示すように、このＮＭＯＳディレイ回路５０は、４つのトランジスタ５１〜５４を備え、２つのインバータ５５、５６を備えている。このような４個のトランジスタ５１〜５４（２個のインバータ５５，５６）を有するＮＭＯＳディレイ回路５０が複数個縦列接続されて、インバータチェーン回路が構成される（図１では、４個のインバータ、及び２個のＮＭＯＳディレイ回路のみが図示されている）。複数個のＮＭＯＳディレイ回路５０の構成は全て同一であるので、以下では最前列のＮＭＯＳディレイ回路５０の構成を説明する。

トランジスタ５１、５２、５４は、いずれもＮＭＯＳトランジスタである。トランジスタ５１と５２は、電源電圧ＶＤＤ（第１電圧）を供給する電源電圧端子１００（第１端子）と、接地電圧ＶＳＳ（第２電圧）を供給する接地端子２００（第２端子）との間に直列接続され（電流経路が直列になるように接続され）、１つのインバータ５５を形成する。トランジスタ５１のゲートには、プリチャージ信号ＰＣの反転信号である反転プリチャージ信号ＰＣＢが供給される。この反転プリチャージ信号ＰＣＢは、プリチャージ動作中に”Ｌ”（接地電圧ＶＳＳ）となる。
一方、最前列のトランジスタ５２のゲートには、インバータチェーン回路の信号伝搬動作を開始させるためのイネーブル信号ＥＮの反転信号である反転イネーブル信号ＥＮＢが入力される。反転イネーブル信号ＥＮＢは、信号伝搬動作の間は、”Ｌ”（接地電圧ＶＳＳ）となる。なお、以下の説明において、「プリチャージ」とは、あるノードの電圧を低い電圧から高い電圧に変化させる動作（狭義の「プリチャージ」）だけでなく、逆にあるノードを高い電圧から低い電圧に変化させる動作（プリディスチャージ）も含む広義の意味に用いられる。

一方、トランジスタ５３は、ＰＭＯＳトランジスタである。トランジスタ５３とトランジタ５４とは、電源電圧端子１００と接地端子２００との間に直列接続されて別のインバータ５６を構成する。前段のインバータ５５の出力端子Ｎ１が、後段のインバータ５６中のトランジスタ５４のゲート（制御端子）に接続される。そして、後段のインバータ５６の出力端子Ｎ２は、次段のＮＭＯＳディレイ回路５０のトランジスタ５２のゲートに接続される。トランジスタ５３は、反転プリチャージ信号ＰＣＢをゲートに与えられて、プリチャージ動作中において導通状態（ＯＮ）とされ、ノードＮ２を電源電圧ＶＤＤまで充電（プリチャージ）する。すなわち、トランジスタ５３は、そのゲートをトランジスタ５１のゲートに共通接続されている。

一方、トランジスタ５３は、プリチャージ動作の完了後の信号伝搬動作においては、反転プリチャージ信号ＰＣＢが”Ｈ”（電源電圧ＶＤＤ）となるため非導通状態（ＯＦＦ）にされる。なお、反転プリチャージ信号ＰＣＢの切り替えは、図１では図示しない制御回路により実行される。

次に、このＮＭＯＳディレイ回路５０の動作を、図２及び図３を参照して説明する。図２は、プリチャージ動作を示しており、図３は、図２のプリチャージ動作が完了した後の信号伝搬動作を示している。

プリチャージ動作においては、反転プリチャージ信号ＰＣＢが”Ｌ”とされる一方、反転イネーブル信号ＥＮＢは”Ｈ”とされる。このため、各ＮＭＯＳディレイ回路５０中のトランジスタ５３は導通状態とされる。一方、トランジスタ５１は非導通状態とされ、トランジスタ５２は導通状態とされる。このため、ノードＮ１は”Ｌ”（接地電圧ＶＳＳ）となり、トランジスタ５４もこのノードＮ１の電圧の変化を受けて非導通状態に切り替わる。これにより、ノードＮ２は”Ｈ”となる。このようにして、後段のＮＭＯＳディレイ回路５０中のノードＮ１、Ｎ２も、次々に、それぞれ”Ｌ”、”Ｈ”に切り替わっていく。プリチャージ用のトランジスタとして動作するトランジスタ５３が導通状態である間、これと直列接続されたトランジスタ５４は順次非導通状態とされ、これにより各ＮＭＯＳディレイ回路５０中のノードＮ２は順次”Ｈ”（電源電圧ＶＤＤ）まで充電される。

一方、図３に示すように、プリチャージ動作完了後の信号伝搬動作においては、反転プリチャージ信号ＰＣＢが”Ｈ”とされる一方、反転イネーブル信号ＥＮＢは”Ｌ”とされる。トランジスタ５１が導通状態とされる一方、トランジスタ５２は非導通状態となり、これによりノードＮ１は、プリチャージ動作時の”Ｌ”から”Ｈ＊”（ＶＤＤ−Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタの閾値電圧））へ上昇し、トランジスタ５４は導通状態となる。また、トランジスタ５３も非導通状態になる。従って、ノードＮ２は、プリチャージ動作時の”Ｈ”からＬ”に切り替わる。２段目以降のＮＭＯＳディレイ回路５０のノードＮ１、Ｎ２も、順次それぞれ”Ｈ＊”、”Ｌ”に切り替わっていき、信号伝播が行われる。

この図３に示すように、ＮＭＯＳディレイ回路５０の信号伝搬動作時には、プリチャージ用のＰＭＯＳトランジスタ５３は非導通状態に維持され、ＮＭＯＳトランジスタ５１が導通状態にされる。また、ＮＭＯＳトランジスタ５２は非導通状態にされ、これによりノードＮ１は”Ｈ＊”となり、この結果、ノードＮ２は、”Ｌ”となる。後段のＮＭＯＳディレイ回路５０のノードＮ１、Ｎ２も順次”Ｈ＊”、”Ｌ”に切り替わる。
従来の通常のインバータチェーン回路では、トランジスタ５１もＰＭＯＳトランジスタで構成されているので、同様に動作をさせた場合、信号伝搬動作時においてＰＭＯＳトランジスタにも電流が流れる。従って、そのようなインバータチェーンの出力信号波形を分析しても、ＮＭＯＳトランジスタの特性を正確に知ることができない。

この点、本実施の形態では、上述のように、信号伝搬動作時においてＮＭＯＳトランジスタ５１、５４のみが、信号伝搬動作に寄与する（ＰＭＯＳトランジスタ５３は信号伝搬動作に寄与しない）。従って、この図１のインバータチェーン回路において、例えばイネーブル信号ＥＮの切り替わり後における出力信号の変化を計測することにより、ＮＭＯＳトランジスタの特性を計測（モニタ）することができる。加えて、本実施の形態では、プリチャージを担当するトランジスタ５３がＰＭＯＳトランジスタにより形成されているので、所謂閾値落ちを生じさせることなく、ノードＮ２を電源電圧ＶＤＤまでフルに充電することができる。

以上要するに、本実施の形態では、インバータチェーン回路を構成する複数のインバータのうち、入力端子側から数えて偶数番目のインバータのトランジスタであるトランジスタ５３をＰＭＯＳトランジスタとし、このＰＭＯＳトランジスタ５３をプリチャージトランジスタとして、プリチャージ動作時には導通状態とする一方、その後の信号伝搬動作時（ＮＭＯＳトランジスタの特性計測時）においては非導通状態としている。このトランジスタ５３以外のトランジスタ５１，５２、５４は、いずれもＮＭＯＳトランジスタであり、プリチャージ完了後の信号伝搬動作においては、ＮＭＯＳトランジスタ５１、５４のみが導通状態とされる。従って、このインバータチェーン回路の動作を計測すれば、ＮＭＯＳトランジスタの特性を正確に知ることができる。

次に、このＮＭＯＳディレイ回路を用いたＮＭＯＳモニタ回路１００１の構成を、図４を参照して説明する。このＮＭＯＳモニタ回路１００１は、前述のＮＭＯＳディレイ回路５０を複数個連結してなる２系統のインバータチェーン回路５０１、５０２（第１／第２の信号遅延回路）を備えている。その他、このＮＭＯＳモニタ回路１００１は、バッファ回路６０Ａ、６０Ｂ、ゲート回路７０Ａ、７０Ｂ、順序回路８０、出力バッファ９０、９１、遅延回路１１０Ａ，１１０Ｂ、ゲート回路１２０Ａ、１２０Ｂ、及びバッファ回路１３０、インバータ１３１を備えている。

バッファ回路６０Ａは、インバータチェーン回路５０１の出力端子から出力される信号を次段の回路に伝搬させる機能を有する。バッファ回路６０Ｂは、バッファ回路６０Ａと同様の構成を有しているので、以下では説明を省略する。
バッファ回路６０Ａは、ＰＭＯＳトランジスタ６１、６２、ＮＭＯＳトランジスタ６３、６４、及びインバータ６５を備えている。ＮＭＯＳトランジスタ６３は、ソースを接地され、ゲートはインバータチェーン回路５０１の出力端子に接続されている。ＮＭＯＳトランジスタ６３のドレインは、インバータ６５の入力端子に接続されている。

トランジスタ６１，６２は、電源電圧端子とインバータ６５の入力端子との間に直列接続されている。トランジスタ６１、６２は、反転イネーブル信号ＥＮＢが”Ｌ”のときに導通する。プリチャージ動作が完了した時点、すなわち信号伝搬動作の開始時点では、インバータチェーン回路５０１の出力信号は”Ｈ”であり、従って、トランジスタ６３は導通状態にある。このとき、トランジスタ６１，６２も導通状態にあるが、その出力が”Ｌ＊”（ＶＳＳ＋Ｖｔｈ（Ｖｔｈはトランジスタ６３の閾値電圧））になるように、トランジスタ６１，６２、６３の駆動力が調整される。
その後、信号伝搬動作が進み、インバータチェーン回路５０１の出力信号が”Ｈ”から”Ｌ”に切り替わると、トランジスタ６３は非導通状態に切り替わり、インバータ６５の入力端子は”Ｈ”に切り替わる。こうして、インバータチェーン回路５０１の出力信号が、後段の回路（７０Ａ）に伝搬される。
一方、反転イネーブル信号ＥＮＢが”Ｈ”のときには、トランジスタ６１、６２は非導通状態となる。ＮＭＯＳトランジスタ６４は、反転イネーブル信号ＥＮＢが”Ｈ”のときに導通してインバータ６５の入力端子を”Ｌ”にリセットする。

ゲート回路７０Ａは、インバータ回路７１と、ＮＡＮＤゲート７２を備えている。インバータ回路７１は、反転イネーブル信号ＥＮＢを入力されており、その出力端子はＮＡＮＤゲート７２の一の入力端子に接続されている。一方、ゲート回路７０Ｂは、ＮＯＲゲート７３から構成され、一方の入力端子には反転イネーブル信号ＥＮＢが、他方の入力端子にはバッファ回路６０Ｂの出力信号が入力されている。ゲート回路７０Ａ、７０Ｂは、反転イネーブル信号ＥＮＢに従い、順序回路８０内のＳ−Ｒフリップフロップ回路を初期状態にリセットするために設けられている。

順序回路８０は、ＮＡＮＤゲートをクロスカップル接続させてなるＳ−Ｒフリップフロップ回路により構成され、ゲート回路７０Ａ、７０Ｂの出力信号をインバータを介して供給され、これら入力信号に基づいて、保持状態（出力信号）Ｑ、ＱＢを決定する。この出力信号Ｑ、ＱＢは、インバータ９０、９１を介して、ＮＭＯＳモニタ回路１００１の出力信号として外部に出力される。また、これらの出力信号Ｑ，ＱＢは、遅延回路１１０Ａ、１１０Ｂにも供給される。

遅延回路１１０Ａ、１１０Ｂは、いずれも複数のインバータを縦列接続させてなるインバータチェーン回路により構成されている。また、ゲート回路１２０Ａ、１２０Ｂは、イネーブル信号ＥＮが”Ｈ”のとき、遅延回路１１０Ａ、１１０Ｂの出力信号を通過させる。バッファ回路１３０、インバータ１３１は、このゲート回路１２０Ａ、１２０Ｂの出力信号を反転させた後、又はそのまま、インバータチェーン回路５０１、５０２に転送させる。
この図４の回路構成によれば、インバータチェーン回路５０１、５０２の一方がプリチャージ動作中において、他方を動作中とすることができ、インバータチェーン回路５０１、５０２の一方におけるプリチャージ時間が他方の動作により隠ぺいされたような状態となる。プリチャージ動作は、ＰＭＯＳトランジスタに電流を流すことで実行されるため、当然にＰＭＯＳトランジスタの特性の影響を受ける。しかし、インバータチェーン回路５０１、５０２の一方がプリチャージ動作を行っている間は、他方の回路では信号伝搬動作が行われ、この信号伝搬動作が評価されるので、プリチャージ動作はＮＭＯＳモニタ回路１１０１の出力信号に影響を与えない。従って、ＰＭＯＳトランジスタの特性に左右されずにＮＭＯＳトランジスタの特性を評価することができる。
なお、インバータチェーン回路５０１、５０２は、プリチャージ動作時におけるトランジスタ５２，５４の信号伝搬動作の速度が、信号伝搬動作時におけるトランジスタ５２、５４の信号伝搬速度よりも速くなるよう、設計される必要がある。そうすることにより、ＰＭＯＳトランジスタの特性が、ＮＭＯＳモニタ回路１１０１の出力信号に影響しなくなるからである。インバータチェーン回路５０１、５０２を同一の構成を有する場合には、上述の閾値落ちの関係で、通常は前者の速度が後者の速度よりも速くなる。その他の外部条件により、前者の速度が後者の速度よりも遅くなる場合には、例えばトランジスタサイズの変更を行うなどして、上記の状態が得られるような設計にすることが可能である。

［第２の実施の形態］
次に、本発明の第２の実施の形態に係る半導体集積回路を、図５を参照して説明する。第１の実施の形態は、ＮＭＯＳトランジスタの特性を測定するためのＮＭＯＳディレイ回路に関するものであるが、この第２の実施の形態は、ＰＭＯＳトランジスタの特性を測定するためのＰＭＯＳディレイ回路に関するものである。
図５は、第２の実施の形態に係る半導体集積回路に係るＰＭＯＳディレイ回路５０’の構成を示す等価回路図である。図５に示すように、このＰＭＯＳディレイ回路５０’は、４つのトランジスタ５１’〜５４’を備えている。このような４個のトランジスタ５１’〜５４’を有するＰＭＯＳディレイ回路５０’が複数個縦列接続されて、インバータチェーン回路が構成される。このＰＭＯＳディレイ回路５０’は、ＮＭＯＳディレイ回路５０におけるＮＭＯＳトランジスタを全てＰＭＯＳトランジスタに置き換え、ＰＭＯＳトランジスタを全てＮＭＯＳトランジスタに置き換えた構造を有しており、基本的な動作原理は同一である。
また、複数個のＰＭＯＳディレイ回路５０’の構成は全て同一であるので、以下では最前列のＰＭＯＳディレイ回路５０’の構成を説明する。

トランジスタ５１’、５２’、５３’は、いずれもＰＭＯＳトランジスタである。トランジスタ５１’と５２’は、電源電圧ＶＤＤ（第２電圧）を供給する電源電圧端子１００（第２端子）と、接地電圧ＶＳＳ（第１電圧）を供給する接地端子２００（第１端子）との間に直列接続され（電流経路が直列になるように接続され）、１つのインバータ５５’を形成する。トランジスタ５２’のゲートには、プリチャージ信号ＰＣが供給される。この信号ＰＣは、プリチャージ動作中に”Ｈ”（電源電圧ＶＤＤ）となる。一方、トランジスタ５１’のゲートには、インバータチェーン回路の動作を開始させるためのイネーブル信号ＥＮが入力される。イネーブル信号ＥＮは、信号伝搬動作中に”Ｈ”（電源電圧ＶＤＤ）となる。

一方、トランジスタ５４’は、ＮＭＯＳトランジスタである。トランジスタ５３’とトランジタ５４’とは、電源電圧端子１００と接地端子２００との間に直列接続されて別のインバータ５６’を構成する。前段のインバータ５５’の出力端子Ｎ１が、後段のインバータ５６’中のトランジスタ５３’のゲート（制御端子）に接続される。そして、後段のインバータ５６’の出力端子Ｎ２は、次段のＰＭＯＳディレイ回路５０’のトランジスタ５１’のゲートに接続される。トランジスタ５４’は、プリチャージ信号ＰＣをゲートに与えられて、プリチャージ期間中において導通状態とされ、ノードＮ２を接地電圧ＶＳＳまで放電（プリチャージ）する。すなわち、トランジスタ５４’は、そのゲートをトランジスタ５２’のゲートに共通接続されている。一方、トランジスタ５３’は、プリチャージ動作の完了後の信号伝搬動作においては、ノードＮ１が”Ｌ＊”（ＶＳＳ＋｜Ｖｔｈ｜（ＶｔｈはＰＭＯＳトランジスタの閾値電圧））となることにより、導通状態にされる。

図６は、本実施の形態のＰＭＯＳディレイ回路５０’を用いて構成したＰＭＯＳモニタ回路１００２の構成を示している。このＰＭＯＳモニタ回路１００２は、前述のＰＭＯＳディレイ回路５０’を複数個連結してなる２系統のインバータチェーン回路５０３、５０４を備えている。その他、このＰＭＯＳモニタ回路１００２は、バッファ回路６０Ａ’、６０Ｂ’、ゲート回路７０Ａ、７０Ｂ、順序回路８０、出力バッファ９０、９１、遅延回路１１０Ａ，１１０Ｂ、ゲート回路１２０Ａ’、１２０Ｂ’、及びバッファ回路１４０、インバータ１４１を備えている。ゲート回路７０Ａ、７０Ｂ、順序回路８０、出力バッファ９０、９１、遅延回路１１０Ａ，１１０Ｂは第１の実施の形態のもの（図４）と同一であるので、以下では説明は省略する。

バッファ回路６０Ａ’、６０Ｂ’は、図４のバッファ回路６０Ａ、６０Ｂとは異なる構成を有している。図６中、トランジスタ６１’〜６４’は、図４のトランジスタ６１〜６４に対応し、ゲート回路６５’はインバータ６５に対応する構成である。また、反転イネーブル信号ＥＮＢを反転させるためのインバータ回路６６’が追加されている。対応するトランジスタの動作は、ｐ型とｎ型の違いのみであり、基本的の動作、役割は同じであり、従って回路全体としての動作は同様であるので、詳細な説明は省略する。また、ゲート回路１２０Ａ、１２０Ｂは、ＮＡＮＤゲートが採用されている。ＰＭＯＳモニタ回路１００２の動作は、図４のＮＭＯＳモニタ回路１００１と本質的には同一であり、上述のＰＭＯＳモニタ回路１００１の動作の説明から明らかであるので、詳細な説明は省略する。

この図６の回路構成によれば、図４の場合と同様に、インバータチェーン回路５０３、５０４の一方がプリチャージ動作中において、他方を動作中とすることができ、一方のプリチャージ時間が他方の動作により隠ぺいされたような状態となり、図４の場合と同様の理由で、ＮＭＯＳトランジスタの特性の影響を受けずにＰＭＯＳトランジスタの特性を評価することができる。

［第３の実施の形態］
次に、本発明の第３の実施の形態に係る半導体集積回路を、図７を参照して説明する。図７は、第３の実施の形態に係る半導体集積回路に係るＮＭＯＳディレイ回路５０’’の構成を示す等価回路図である。
図７に示すように、このＮＭＯＳディレイ回路５０’’は、４つのトランジスタ５１’’〜５４’’を備えている。このような４個のトランジスタ５１’’〜５４’’を有するＮＭＯＳディレイ回路５０’’が複数個縦列接続されて、インバータチェーン回路が構成される。複数個のＮＭＯＳディレイ回路５０’’の構成は全て同一であるので、以下では最前列のＮＭＯＳディレイ回路５０’’の構成を説明する。

トランジスタ５１’’〜５４’’は、いずれもＮＭＯＳトランジスタである。トランジスタ５３’’は、前述の実施の形態と同様のプリチャージトランジスタとして機能する。この実施の形態では、プリチャージ信号ＰＣと、反転プリチャージ信号ＰＣＢとの両方が入力され、トランジスタ５１’’は反転プリチャージ信号ＰＣＢにより制御され、トランジスタ５３’’はプリチャージ信号ＰＣにより制御される。
従って、トランジスタ５１’’と５３’’は、導通・非導通の状態を第１の実施の形態のトランジスタ５１、５３と同様に制御できるために、同様のプリチャージ・信号伝搬動作を行うことが可能である。従って、このＮＭＯＳディレイ回路５０’’によるインバータチェーン回路を用いれば、ＮＭＯＳトランジスタの特性をモニタすることが可能になる。この図７の回路の場合、電源電圧端子１００の電圧が電源電圧ＶＤＤである場合、ノードＮ１、Ｎ２は電圧ＶＤＤ−Ｖｔｈまでしか上昇しないが、同様の信号伝搬動作は可能である。また、プリチャージ信号ＰＣ、反転プリチャージ信号ＰＣＢをＶＤＤ＋Ｖｔｈ〜ＶＳＳの間で振幅させることにより、ノードＮ１、Ｎ２を電源電圧ＶＤＤまでプリチャージすることも可能である。
なお、図７において、全てのＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換えることも可能である。

［第４の実施の形態］
次に、本発明の第４の実施の形態に係る半導体集積回路を、図８を参照して説明する。この実施の形態では、図４に示すようなＮＭＯＳモニタ回路１００１、ＰＭＯＳモニタ回路１００２を半導体チップ上に搭載し、これらモニタ回路の出力信号に従い、ＮＭＯＳ基板バイアス調整回路１００３、電源電圧調整回路１００４、ＰＭＯＳ基板バイアス調整回路１００５を制御し、電源電圧、基板バイアスを調整するものである。なお、この図８はモニタ回路１００１、１００２の応用例のあくまでも１つであり、この例に本発明の適用範囲が限定されるものでないことは言うまでもない。

［第５の実施の形態］
次に、本発明の第５の実施の形態に係る半導体集積回路を、図９を参照して説明する。この実施の形態のＮＭＯＳディレイ回路は、図１のＮＭＯＳディレイ回路と基本構成は同一である。ただし、この実施の形態では、ＮＭＯＳトランジスタ５１、ＰＭＯＳトランジスタ５３は複数のトランジスタを直列接続して構成される。すなわち、ＰＭＯＳトランジスタ５３の駆動力は、ＮＭＯＳトランジスタ５４等のそれに比べ小さくなり、従ってプリチャージ動作時の貫通電流を抑制することができる。また、ＮＭＯＳトランジスタ５１の駆動力も、ＮＭＯＳトランジスタ５２のそれに比べて小さいので、信号伝搬動作時の貫通電流を抑制することができる。

［第６の実施の形態］
次に、本発明の第６の実施の形態に係る半導体集積回路を、図１０を参照して説明する。この実施の形態は、トランジスタ５１のゲートが、電源電圧ＶＤＤを供給され、プリチャージ信号ＰＣに拘わらず常時オンとされている点で、第４の実施の形態と異なっている。
ノードＮ１の電位は、トランジスタ５１と５２の駆動能力の差から、ノードＮ１の電位は、プリチャージ動作時（トランジスタ５３の導通時）においても”Ｌ”
となり、従ってトランジスタ５４は非導通状態となり、ノードＮ２は電源電圧ＶＤＤまでプリチャージすることができる。

［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものでないことは言うまでもなく、発明の趣旨を逸脱しない範囲内において様々な変更、追加、改変、削除、置換等が可能である。例えば、図９、図１０に示した構成は、ＰＭＯＳディレイ回路でも採用可能である。
また、上記の実施の形態では、入力端子側から見て偶数番目のインバータにプリチャージ用のトランジスタを設ける例を説明したが、奇数番目のインバータにプリチャージ用のトランジスタを設けるようにしてもよい。例えば、図１１に示すように、トランジスタ５１をＰＭＯＳトランジスタとしてプリチャージトランジスタとして機能させる一方、トランジスタ５３は特性評価のためのＮＭＯＳトランジスタとすることもできる。この場合、トランジスタ５２に入力される信号は、反転イネーブル信号ＥＮＢでなく、イネーブル信号ＥＮとなる。
また、図１のようなディレイ回路５０と、図７のようなディレイ回路５０とを、同一のインバータチェーン回路内で混在させることも可能である（図１２参照）。
要するに、信号伝搬動作時に導通状態となるトランジスタの全て又は殆どが同じ導電型のトランジスタであればよい。そうすることにより、同じ導電型のトランジスタの特性を個別に且つ正確に測定することができる。従って、プリチャージ時に導通状態となるトランジスタの導電型の種類は不問である。

５０、５０’、５０’’・・・ディレイ回路、 ６０Ａ、６０Ｂ・・・バッファ回路、 ７０Ａ、７０Ｂ、１３０、１４０・・・ゲート回路、 １３１、１４１・・・インバータ、 ８０・・・順序回路、 ９０、９１・・・出力バッファ、 １１０Ａ，１１０Ｂ・・・遅延回路、 １２０Ａ、１２０Ｂ・・・ゲート回路。

Claims (5)

1. 第１電圧を供給される第１端子と、
   前記第１電圧とは異なる値を有する第２電圧を供給される第２端子と、
   複数のインバータを縦列接続してなるインバータチェーン回路と
   を備え、
   前記複数のインバータの各々は、
   前記第１端子に一端を接続される第１トランジスタと、
   前記第２端子に一端を接続され他端を前記第１トランジスタの他端に接続された第２トランジスタと
   を備え、
   前記複数のインバータは、前段の前記インバータの出力端子を後段の前記インバータの前記第２トランジスタの制御端子に接続することで縦列接続され、
   前記インバータチェーン回路の入力端子の側から数えて奇数番目又は偶数番目のいずれかの前記インバータに含まれる第１トランジスタは、プリチャージ信号が第１状態のときに導通状態とされて前記第１トランジスタの他端をプリチャージする一方、前記プリチャージ信号が第２状態のときは非導通状態とされるプリチャージトランジスタとして機能し、
   前記プリチャージトランジスタ以外の前記第１トランジスタは、前記プリチャージ信号が第１状態のときに非導通状態とされる一方、前記プリチャージ信号が第２状態のときに導通状態とされる
   ことを特徴とする半導体集積回路。
2. 前記プリチャージトランジスタは、前記プリチャージトランジスタ以外の前記第１トランジスタとは異なる導電型を有することを特徴とする請求項１記載の半導体集積回路。
3. 前記プリチャージトランジスタ以外の前記第１トランジスタ、及び前記第２トランジスタは、同一の導電型のトランジスタである請求項２記載の半導体集積回路。
4. 前記プリチャージトランジスタ以外の前記第１トランジスタは、前記プリチャージ信号が第１状態にあるか第２状態にあるかに拘わらず常時導通状態とされることを特徴とする請求項１記載の半導体集積回路。
5. 前記インバータチェーン回路を備え入力信号を遅延させた第１の信号を出力する第１の信号遅延回路と、
   前記インバータチェーン回路を備え入力信号を遅延させた第２の信号を出力する第２の信号遅延回路と、
   前記第１及び第２の信号により決定される出力信号を生成する順序回路と、
   前記出力信号を遅延させて前記第１制御信号を出力する第１の遅延回路と、
   前記出力信号の反転信号を遅延させて前記第２制御信号を出力する第２の遅延回路と
   を備え、
   前記第１の信号遅延回路は、前記第２の信号遅延回路が前記プリチャージトランジスタを導通させて前記第１トランジスタの他端へのプリチャージ動作を実行する間において、前記入力信号に従って前記プリチャージトランジスタを非導通状態にさせる一方、
   前記第２の信号遅延回路は、前記第１の信号遅延回路が前記プリチャージトランジスタを導通させて前記第１トランジスタの他端へのプリチャージ動作を実行する間において、前記入力信号に従って前記プリチャージトランジスタを非導通状態にさせる
   ことを特徴とする請求項１記載の半導体集積回路。

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