KR100933811B1 - 다중 위상 펄스 발생기 - Google Patents
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Abstract
본 발명은 동일한 위상 차를 갖는 펄스 신호들을 짝수 개 제공할 수 있으며, 네가티브 지연이 적용됨으로써 높은 주파수의 펄스 신호를 제공하는 다중 위상 펄스 발생기에 관한 것이며, 본 발명의 다중 위상 펄스 발생기는 각각 제1 네가티브 지연 특성을 가지며, 짝수 개가 링 결합된 제 1 단위 블럭들을 포함하는 제 1 지연 블럭; 및 각각 제 2 네가티브 지연 특성을 가지며, 짝수 개가 링 결합된 제 2 단위 블럭들을 포함하는 제 2 지연 블럭;을 구비하며, 상기 제 1 단위 블럭과 상기 제 2 단위 블럭의 수가 같고, 출력 신호의 레벨이 다른 상기 제 1 단위 블럭과 상기 제 2 단위 블럭 간의 일대일 공유 결합에 의하여 복수 개의 출력 노드가 형성되고, 각각의 상기 출력 노드는 자신에 연결된 상기 제 1 단위 블럭과 상기 제 2 단위 블럭에서 제공되는 서로 다른 레벨의 출력 신호의 경합(Racing)에 의하여 생성되는 펄스를 출력한다. 그리고, 제 1 지연 블럭과 제 2 지연 블럭에 포함되는 제 1 단위 블럭과 제 2 단위 블럭은 4, 8, 16 등의 수로 구성될 수 있다.
Description
본 발명은 다중 위상 펄스 발생기에 관한 것으로서, 보다 상세하게는 네가티브 딜레이를 적용한 다중 위상 펄스 발생기에 관한 것이다.
반도체 장치에 이용되는 펄스 발생기 중 링 오실레이터(Ring Oscillator)는 일정한 주파수를 갖는 펄스를 발생하는 회로이다. 링 오실레이터와 같은 펄스 발생기는 위상동기루프(PLL), 직류 대 직류 컨버터(DC-DC converter), 카운터(Counter), 주파수 합성기(Frequency synthesizer) 등 많은 분야에서 사용할 수 있는 기본 회로이다.
일반적인 싱글 링 오실레이터로 구성되는 펄스 발생기는 일정 주파수를 갖는 펄스 신호를 출력한다. 펄스 발생기에서 출력되는 펄스 신호의 주기 즉 주파수는 내부에 구성되는 단계(Stage)들의 수량과 각 단계의 지연 시간에 의하여 결정된다.
반도체 장치가 고속화됨에 따라서 보다 높은 주파수를 갖는 펄스 발생기가 필요하게 되고, 이를 충족시키기 위하여 네가티브 지연 개념을 적용한 기법이 펄스 발생기에 이용되기도 한다.
도 1은 네가티브 지연 개념을 적용한 펄스 발생기를 예시한 것이며, 각 단계 별 블럭(B1, B2, B3, B4, B5)은 PMOS 트랜지스터와 NMOS 트랜지스터가 조합된 인버터로 구성되며, PMOS 트랜지스터의 게이트에 네가티브 지연(-D)이 적용된다.
도 1의 펄스 발생기에서 PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1의 턴온 시간은 네가티브 지연(-D)에 의하여 서로 달라지고, 그 결과 노드 ND1에서 출력되는 펄스 신호의 주파수가 증가되는 효과를 얻는다.
즉, 블럭의 출력이 로우에서 하이로 천이될 때 PMOS 트랜지스터 P1이 NMOS 트랜지스터 N1 보다 앞서서 턴온되고, 블럭의 출력이 하이에서 로우로 천이될 때 PMOS 트랜지스터 P1가 NMOS 트랜지스터 N1 보다 앞서서 턴오프된다.
상기 네가티브 지연에 의하여 출력 레벨을 바꾸는데 필요한 천이 시간( Transition Time)이 감소하고, 출력 신호의 주파수는 증가된다. 상기한 네가티브 지연은 주파수를 높이는데 장점을 가지며, 각 노드에서 동일한 위상을 갖는 홀수 개의 신호가 생성된다.
상기 도 1의 네가티브 지연 개념을 적용한 펄스 발생기는 도 2와 같이 구현될 수 있으며, 도 2의 경우에 각 단계의 블럭(B11 내지 B15)으로 구성되는 PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2 중 PMOS 트랜지스터 P2의 게이트에는 네가티브 지연을 적용하기 위하여 두 단계 앞선 블럭의 노드 ND2의 출력이 인가된다.
도 1 및 도 2의 펄스 발생기는 싱글 링 오실레이터에 대한 예시이며, 홀수 개의 단계를 포함함으로써 각 노드가 안정되지 않고 발진함에 따른 홀수 개의 다중 위상을 갖는 펄스를 생성한다.
그러나, 싱글 링 오실레이터를 이용한 펄스 발생기로 짝수 개의 다중 위상을 갖는 펄스를 생성하는 것은 어렵다.
짝수 개의 다중 위상을 얻기 위해서는 링 오실레이터에 짝수 개의 단계가 구성되어야 하지만, 이 경우 링 오실레이터의 블럭간 출력이 안정화됨으로써 발진이 이루어지지 않는다.
그러므로, 짝수 개의 다중 위상을 갖는 펄스 신호를 생성하기 위해서, 종래에는 도 1 및 도 2에서 제시한 홀수 개의 신호를 얻는 펄스 발생기에 카운터와 같은 플립플롭 블럭이 더 구성되어야 한다.
그러나, 싱글 링 오실레이터에 플립플롭 블럭 등이 부가되는 경우 펄스 발생기에서 생성되는 펄스 신호의 주파수가 낮아지는 문제점이 있다.
본 발명은 동일한 위상 차를 갖는 펄스 신호들을 짝수 개 생성하기 위한 다중 위상 펄스 발생기를 제공한다.
본 발명은 네가티브 지연이 대칭되는 듀얼 오실레이터에서 출력되는 신호를 경합시킴으로써 다중 위상을 갖는 펄스 신호를 얻기 위한 다중 위상 펄스 발생기를 제공한다.
본 발명에 따른 다중 위상 펄스 발생기는, 각각 제1 네가티브 지연 특성을 가지며, 짝수 개가 링 결합된 제 1 단위 블럭들을 포함하는 제 1 지연 블럭; 및 각각 제 2 네가티브 지연 특성을 가지며, 짝수 개가 링 결합된 제 2 단위 블럭들을 포함하는 제 2 지연 블럭;을 구비하며, 상기 제 1 단위 블럭과 상기 제 2 단위 블럭의 수가 같고, 출력 신호의 레벨이 다른 상기 제 1 단위 블럭과 상기 제 2 단위 블럭 간의 일대일 공유 결합에 의하여 복수 개의 출력 노드가 형성되고, 각각의 상기 출력 노드는 자신에 연결된 상기 제 1 단위 블럭과 상기 제 2 단위 블럭에서 제공되는 서로 다른 레벨의 출력 신호의 경합(Racing)에 의하여 생성되는 펄스를 출력함을 특징으로 한다.
여기에서, 상기 제 1 및 제 2 단위 블럭은 풀업용 PMOS 트랜지스터와 풀다운용 NMOS 트랜지스터가 결합된 인버터를 구비될 수 있다.
그리고, 상기 제 1 단위 블럭은 상기 제 1 네가티브 지연 특성의 구현을 위하여 앞 단계에 위치한 다른 상기 제 1 단위 블럭의 출력이 자신의 상기 PMOS 트랜지스터의 게이트에 인가되며, 상기 제 2 단위 블럭은 상기 제 2 네가티브 지연 특성의 구현을 위하여 앞 단계에 위치한 다른 상기 제 2 단위 블럭의 출력이 자신의 상기 NMOS 트랜지스터의 게이트에 인가될 수 있다.
그리고, 상기 제 1 및 제 2 단위 블럭은 동일한 짝수 번째 앞 단계의 출력이 자신에 인가될 수 있다.
그리고, 상기 제 1 및 제 2 단위 블럭은 서로 다른 짝수 번째 앞 단계의 출력이 자신에 인가될 수 있다.
그리고, 복수 개의 상기 출력 노드에서 출력되는 각 펄스 신호들은 한 주기를 분할하여 서로 동일한 위상 차를 가질 수 있다.
그리고, 상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 4개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연과 상기 제 2 네가티브 지연을 위하여 상기 제 1 단위 블럭들과 상기 제 2 단위 블럭들은 두 단계 앞쪽의 다른 제 1 단위 블럭과 상기 제 2 단위 블럭의 출력이 자신에 인가될 수 있다.
또한, 상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 8개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연과 상기 제 2 네가티브 지연을 위하여 상기 제 1 단위 블럭들과 상기 제 2 단위 블럭들은 네 단계 앞쪽의 다른 제 1 단위 블럭과 상기 제 2 단위 블럭의 출력이 자신에 인가될 수 있다.
또한, 상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 8개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연을 위하여 상기 제 1 단위 블럭은 짝수번째 앞쪽의 다른 제 1 단위 블럭의 출력이 자신에 인가되고, 상기 제 2 네가티브 지연을 위하여 상기 제 2 단위 블럭은 상기 제 1 단위 블럭보다 짝수번째 더 앞쪽의 다른 제 2 단위 블럭의 출력이 자신에 인가될 수 있다.
또한, 상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 8개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연을 위하여 상기 제 1 단위 블럭은 짝수번째 앞쪽의 다른 제 1 단위 블럭의 출력이 자신에 인가되고, 상기 제 2 네가티브 지연을 위하여 상기 제 2 단위 블럭은 상기 제 1 단위 블럭보다 짝수번째 더 뒷쪽의 다른 제 2 단위 블럭의 출력이 자신에 인가될 수 있다.
또한, 상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 16개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연과 상기 제 2 네가티브 지연을 위하여 상기 제 1 단위 블럭들과 상기 제 2 단위 블럭들은 네 단계 앞쪽의 다른 제 1 단위 블럭과 상기 제 2 단위 블럭의 출력이 자신에 인가될 수 있다.
또한, 상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 16개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연을 위하여 상기 제 1 단위 블럭은 짝수번째 앞쪽의 다른 제 1 단위 블럭의 출력이 자신에 인가되고, 상기 제 2 네가티브 지연을 위하여 상기 제 2 단위 블럭은 상기 제 1 단위 블럭보다 짝수번째 더 앞쪽의 다른 제 2 단위 블럭의 출력이 자신에 인가될 수 있다.
또한, 상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 16개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연을 위하여 상기 제 1 단위 블럭은 짝수번째 앞쪽의 다른 제 1 단위 블럭의 출력이 자신에 인가되고, 상기 제 2 네가티브 지연을 위하여 상기 제 2 단위 블럭은 상기 제 1 단위 블럭보다 짝수번째 더 뒷쪽의 다른 제 2 단위 블럭의 출력이 자신에 인가될 수 있다.
본 발명에 따른 다중 위상 펄스 발생기는, 짝수 개가 링 결합된 제 1 인버터 체인; 및 짝수 개가 링 결합된 제 2 인버터 체인;을 구비하며, 상기 제 1 인버터 체인과 상기 제 2 인버터 체인에 포함된 인버터의 수가 같고, 출력 신호의 레벨이 다른 제 1 인버터 체인의 인버터와 상기 제 2 인버터 체인의 인버터가 일대일 공유 결합됨으로써 복수 개의 출력 노드를 형성하고, 각각의 상기 출력 노드는 자신에 연결된 상기 제 1 인버터 체인의 인버터와 상기 제 2 인버터 체인의 인버터의 서로 다른 레벨의 출력 신호의 경합(Racing)에 의하여 생성되는 펄스가 출력됨을 특징으로 한다.
여기에서, 상기 제 1 및 제 2 인버터 체인에는 각각 4개씩의 상기 인버터가 포함되고, 상기 제 1 인버터 체인의 인버터는 풀업 구동을 위하여 자신보다 두 단계 앞쪽의 인버터의 출력이 피드백되며, 상기 제 2 인버터 체인의 인버터는 풀다운 구동을 위하여 자신보다 두 단계 앞쪽의 인버터의 출력이 피드백될 수 있다.
그리고, 상기 제 1 및 제 2 인버터 체인에는 각각 8개씩의 상기 인버터가 포함되고, 상기 제 1 인버터 체인의 인버터는 풀업 구동을 위하여 자신 보다 짝수 번째 앞쪽의 인버터의 출력이 피드백되며, 상기 제 2 인버터 체인의 인버터는 풀다운 구동을 위하여 자신보다 짝수 번째 앞쪽의 인버터의 출력이 피드백될 수 있다.
또한, 상기 제 1 및 제 2 인버터 체인에는 각각 8개씩의 상기 인버터가 포함되고, 상기 제 1 인버터 체인의 인버터는 풀업 구동을 위하여 자신 보다 짝수 번째 앞쪽의 인버터의 출력이 피드백되며, 상기 제 2 인버터 체인의 인버터는 풀다운 구동을 위하여 제 1 인버터 체인의 풀업 구동을 위한 피드백에 비하여 자신보다 짝수 번째 더 앞쪽의 인버터의 출력이 피드백될 수 있다.
또한, 상기 제 1 및 제 2 인버터 체인에는 각각 8개씩의 상기 인버터가 포함 되고, 상기 제 1 인버터 체인의 인버터는 풀업 구동을 위하여 자신 보다 짝수 번째 앞쪽의 인버터의 출력이 피드백되며, 상기 제 2 인버터 체인의 인버터는 풀다운 구동을 위하여 제 1 인버터 체인의 풀업 구동을 위한 피드백에 비하여 자신보다 짝수 번째 더 뒤쪽의 인버터의 출력이 피드백될 수 있다.
또한, 상기 제 1 및 제 2 인버터 체인에는 각각 16개씩의 상기 인버터가 포함되고, 상기 제 1 인버터 체인의 인버터는 풀업 구동을 위하여 자신 보다 짝수 번째 앞쪽의 인버터의 출력이 피드백되며, 상기 제 2 인버터 체인의 인버터는 풀다운 구동을 위하여 자신보다 짝수 번째 앞쪽의 인버터의 출력이 피드백될 수 있다.
또한, 상기 제 1 및 제 2 인버터 체인에는 각각 16개씩의 상기 인버터가 포함되고, 상기 제 1 인버터 체인의 인버터는 풀업 구동을 위하여 자신 보다 짝수 번째 앞쪽의 인버터의 출력이 피드백되며, 상기 제 2 인버터 체인의 인버터는 풀다운 구동을 위하여 제 1 인버터 체인의 풀업 구동을 위한 피드백에 비하여 자신보다 짝수 번째 더 앞쪽의 인버터의 출력이 피드백될 수 있다.
또한, 상기 제 1 및 제 2 인버터 체인에는 각각 16개씩의 상기 인버터가 포함되고, 상기 제 1 인버터 체인의 인버터는 풀업 구동을 위하여 자신 보다 짝수 번째 앞쪽의 인버터의 출력이 피드백되며, 상기 제 2 인버터 체인의 인버터는 풀다운 구동을 위하여 제 1 인버터 체인의 풀업 구동을 위한 피드백에 비하여 자신보다 짝수 번째 더 뒤쪽의 인버터의 출력이 피드백될 수 있다.
본 발명에 의하면 동일한 위상차를 갖는 짝수 개의 신호를 갖는 펄스 신호가 제공될 수 있다.
본 발명에 따른 다중 위상 펄스 발생기는 짝수 개의 단계로 블럭이 구성된 링 오실레이터를 듀얼로 구성하고, 출력 레벨이 다른 노드 간을 공유시킴으로써 출력을 경합시켜서 짝수 개의 다중 위상을 갖는 펄스 신호를 생성한다.
도 3을 참조하면, 본 발명에 따른 실시예는 P 지연 블럭(30)과 N 지연 블럭(32)을 구비하고, P 지연 블럭(30)과 N 지연 블럭(32)은 짝수 개의 출력을 가지며 서로 일대일로 공유된 구조를 갖는다.
여기에서 P 지연 블럭(30)은 짝수 개의 지연 요소를 가지며 각 지연 요소 별 출력을 제공하고, 일예로서 짝수 개의 인버터를 구비하는 싱글 오실레이터가 제시될 수 있다. 여기에서 P 지연 블럭(30)은 인버터를 이루는 PMOS 트랜지스터와 NMOS 트랜지스터 중 PMOS 트랜지스터에 네가티브 지연이 적용된 것이다.
그리고, N 지연 블럭(32)도 짝수 개의 지연 요소를 가지며 각 지연 요소별 출력을 제공하고, 일예로서 짝수 개의 인버터를 구비하는 싱글 오실레이터가 제시될 수 있다. 여기에서 N 지연 블럭(32)은 인버터를 이루는 PMOS 트랜지스터와 NMOS 트랜지스터 중 NMOS 트랜지스터에 네가티브 지연이 적용된 것이다.
그리고, P 지연 블럭(30)과 N 지연 블럭(32)은 각각 싱글 오실레이터로 구성될 수 있으며, 결국 듀얼 오실레이터로 구성될 수 있다.
상기한 P 지연 블럭(30)과 N 지연 블럭(32)은 서로 포함하는 지연 요소의 수가 동일하고, 서로 대칭되는 네가티브 지연을 적용하며, 서로 다른 출력을 갖는 요 소끼리 출력이 공유된다. 그러므로, P 지연 블럭(30)과 N 지연 블럭(32)이 공유된 짝수 개의 출력 노드로부터 짝수 개의 펄스 신호가 출력되며, 이들은 서로 위상 차가 균일하게 설정될 수 있다.
즉, 도 3의 실시예는 도 4 내지 도 5의 실시예와 같이, P 지연 블럭(30)은 제 1 지연 블럭으로서 제 1 네가티브 지연 특성을 가지며 짝수 개가 링 결합된 제 1 단위 블럭들을 포함하고, N 지연 블럭(32)은 제 2 지연블럭으로서 각각 제 2 네가티브 지연 특성을 가지며 짝수 개가 링 결합된 제 2 단위 블럭들을 포함한다.
여기에서, P 지연 블럭(30)과 N 지연 블럭(32)은 포함하는 제 1 단위 블럭과 제 2 단위 블럭의 수가 같고, 출력 신호의 레벨이 다른 상기 제 1 단위 블럭과 상기 제 2 단위 블럭 간의 일대일 공유 결합에 의하여 복수 개의 출력 노드가 형성되고, 각각의 상기 출력 노드에서 자신에 연결된 상기 제 1 단위 블럭과 상기 제 2 단위 블럭에서 제공되는 서로 다른 레벨의 출력 신호가 경합(Racing)되며, 경합에 의하여 펄스 신호가 생성되어 출력된다.
도 4는 P 지연 블럭(BP1)과 N 지연 블럭(BN1)이 각각 네 개의 지연 요소를 포함하는 것을 예시한 것이다.
도 4에서, P 지연 블럭(BP1)은 네 개의 지연 요소 즉 단위 블럭(B40, B41, B42, B43)을 포함하고, 각 단위 블럭(B40, B41, B42, B43)에는 인버터를 이루는 PMOS 트랜지스터(P40, P41, P42, P43)와 NMOS 트랜지스터(N40, N41, N42, N43)가 구성되며, PMOS 트랜지스터(P40, P41, P42, P43)와 NMOS 트랜지스터(N40, N41, N42, N43)의 사이에는 출력노드들(ND40, ND41, ND42, ND43)이 형성된다. 그리고, 각 NMOS 트랜지스터(N40, N41, N42, N43)의 게이트에는 전 단계의 단위 블럭의 출력노드가 연결되며, 각 PMOS 트랜지스터(P40, P41, P42, P43)의 게이트에는 두 단계 앞선 블럭의 출력 노드가 연결된다. P 지연 블럭(BP1)은 상기한 바와 같이 PMOS 트랜지스터의 게이트에 두 단계 앞선 블럭의 출력 노드가 연결됨으로써 네가티브 지연이 구현된다.
그리고, N 지연 블럭(BN1)은 네 개의 지연 요소 즉 단위 블럭(B45, B46, B47, B48)을 포함하고, 각 단위 블럭(B45, B46, B47, B48)에는 인버터를 이루는 PMOS 트랜지스터(P45, P46, P47, P48)와 NMOS 트랜지스터(N45, N46, N47, N48)가 구성되며, PMOS 트랜지스터(P45, P46, P47, P48)와 NMOS 트랜지스터(N45, N46, N47, N48)의 사이에는 출력노드들(ND45, ND46, ND47, ND48)이 형성된다. 그리고, 각 PMOS 트랜지스터(P45, P46, P47, P48)의 게이트에는 전 단계의 단위 블럭의 출력노드가 연결되며, 각 NMOS 트랜지스터(N45, N46, N47, N48)의 게이트에는 두 단계 앞선 블럭의 출력 노드가 연결된다. N 지연 블럭(BN1)은 상기한 바와 같이 NMOS 트랜지스터의 게이트에 두 단계 앞선 블럭의 출력 노드가 연결됨으로써 네가티브 지연이 구현된다.
그리고, P 지연 블럭(BP1)과 N 지연 블럭(BN1)의 각 노드는 일대일 대응되어 공유되며, 그에 따라 출력 노드 ND40과 ND45, 출력 노드 ND41과 ND46, 출력 노드 ND42와 ND47, 출력 노드 ND43과 ND48이 서로 공통으로 연결되며, 공통으로 연결된 노드를 통하여 펄스 신호 OUT01, OUT02, OUT03, OUT04가 출력된다.
상기 구성된 바에 의하여, P 지연 블럭(BP1)의 PMOS 트랜지스터(P40, P41, P42, P43)와 N 지연 블럭(BN1)의 NMOS 트랜지스터(N40, N41, N42, N43)에 네가티브 지연이 적용된다.
P 지연 블럭(BP1)과 N 지연 블럭(BN1)은 각 노드의 레벨이 안정됨으로써 발진 요소가 존재하지 않는다. 그러므로, 서로 대칭된 네가티브 지연이 적용된 P 지연 블럭(BP1)과 N 지연 블럭(BN1)의 각 출력노드가 공통으로 연결되어 공유된다. 공유된 각 출력노드에는 P 지연 블럭(BP1)의 출력노드들(ND40 내지 ND43)과 N 지연 블럭(BN1)의 출력노드들(ND45 내지 ND48) 간의 신호 차이에 의한 경합이 발생되어서 불안정한 신호가 생성되며, 결국 발진이 발행되어 펄스 신호가 출력된다.
이때 발생한 4 개의 출력 신호의 주기가 M이라고 하면, 4개의 신호의 위상 차는 M/4가 되고, 결국 4 개의 위상차를 합하면 한 주기가 되는 신호가 발생하게 된다.
상기한 도 4의 실시예는 4개의 다중 위상을 갖는 펄스 신호를 생성하기 위한 실시예를 예시한 것이고, 본 발명은 8개 또는 16개의 다중 위상을 갖는 펄스 신호를 생성하기 위한 실시예도 구현될 수 있다.
도 5는 8개의 다중 위상을 갖는 펄스 신호를 생성하기 위한 실시예의 회로도이며, 도 5는 P 지연 블럭(BP50)과 N 지연 블럭(BN60)이 각각 네 개의 지연 요소를 포함하는 것을 예시한 것이다.
도 5에서, P 지연 블럭(BP50)은 여덟 개의 지연 요소 즉 단위 블럭(B50, B51, B52, B53, B54, B55, B56, B57)을 포함하고, 각 단위 블럭(B50, B51, B52, B53, B54, B55, B56, B57)에는 인버터를 이루는 PMOS 트랜지스터(P50, P51, P52, P53, P54, P55, P56, P57)와 NMOS 트랜지스터(N50, N51, N52, N53, N54, N55, N56, N57)가 구성되며, PMOS 트랜지스터(P50, P51, P52, P53, P54, P55, P56, P57)와 NMOS 트랜지스터(N50, N51, N52, N53, N54, N55, N56, N57)의 사이에는 출력노드들(ND50, ND51, ND52, ND53, ND54, ND55, ND56, ND57)이 형성된다. 그리고, 각 NMOS 트랜지스터(N50, N51, N52, N53, N54, N55, N56, N57)의 게이트에는 전 단계의 단위 블럭의 출력노드가 연결되며, 각 PMOS 트랜지스터(P50, P51, P52, P53, P54, P55, P56, P57)의 게이트에는 네 단계 앞선 블럭의 출력 노드가 연결된다. P 지연 블럭(BP50)은 상기한 바와 같이 PMOS 트랜지스터의 게이트에 네 단계 앞선 블럭의 출력 노드가 연결됨으로써 네가티브 지연이 구현된다.
그리고, N 지연 블럭(BN60)은 여덟 개의 지연 요소 즉 단위 블럭(B60, B61, B62, B63, B64, B65, B66, B67)을 포함하고, 각 단위 블럭(B60, B61, B62, B63, B64, B65, B66, B67)에는 인버터를 이루는 PMOS 트랜지스터(P60, P61, P62, P63, P64, P65, P66, P67)와 NMOS 트랜지스터(N60, N61, N62, N63, N64, N65, N66, N67)가 구성되며, PMOS 트랜지스터(P60, P61, P62, P63, P64, P65, P66, P67)와 NMOS 트랜지스터(N60, N61, N62, N63, N64, N65, N66, N67)의 사이에는 출력노드들(ND60, ND61, ND62, ND63, ND64, ND65, ND66, ND67)이 형성된다. 그리고, 각 PMOS 트랜지스터(P60, P61, P62, P63, P64, P65, P66, P67)의 게이트에는 전 단계의 단위 블럭의 출력노드가 연결되며, 각 NMOS 트랜지스터(N60, N61, N62, N63, N64, N65, N66, N67)의 게이트에는 네 단계 앞선 블럭의 출력 노드가 연결된다. N 지연 블럭(BN1)은 상기한 바와 같이 NMOS 트랜지스터의 게이트에 네 단계 앞선 블 럭의 출력 노드가 연결됨으로써 네가티브 지연이 구현된다.
그리고, P 지연 블럭(BP60)과 N 지연 블럭(BN60)의 각 노드는 일대일 대응되어 공유되며, 그에 따라 출력 노드 ND50과 ND60, 출력 노드 ND51과 ND61, 출력 노드 ND52과 ND62, 출력 노드 ND53과 ND63, 출력 노드 ND54과 ND64, 출력 노드 ND55과 ND65, 출력 노드 ND56과 ND66, 출력 노드 ND57과 ND67이 서로 공통으로 연결되며, 공통으로 연결된 노드를 통하여 펄스 신호 OUT50, OUT51, OUT52, OUT53, OUT54, OUT55, OUT56, OUT57이 출력된다.
상기 구성된 바에 의하여, P 지연 블럭(BP50)의 PMOS 트랜지스터(P50, P51, P52, P53, P54, P55, P56, P57)와 N 지연 블럭(BN60)의 NMOS 트랜지스터(N60, N61, N62, N63, N64, N65, N66, N67)에 네가티브 지연이 적용된다.
도 5의 실시예도 도 4와 동일하게 P 지연 블럭(BP50)과 N 지연 블럭(BN50) 간에 공유된 각 출력노드에는 P 지연 블럭(BP50)의 출력노드들(ND50 내지 ND57)과 N 지연 블럭(BN60)의 출력노드들(ND60 내지 ND67) 간의 신호 차이에 의한 경합이 발생되어서 불안정한 신호가 생성되며, 결국 발진이 발행되어 펄스 신호가 출력된다.
이때 발생한 8 개의 출력 신호의 주기가 M이라고 하면, 8개의 신호의 위상 차는 M/8가 되고, 결국 8 개의 위상차를 합하면 한 주기가 되는 신호가 발생하게 된다.
또한, 본 발명은 지연을 발생시키는 요소 즉 인버터의 수가 많을수록 주파수가 낮아진다. 그러므로, 도 6과 같이 P 지연 블럭(BP70)이나 N 지연 블럭(BN80) 중 어느 하나의 블럭은 두 단계 앞선 블럭의 출력을 이용한 네가티브 피드백을 구현하고 다른 하나의 블럭은 네 단계 앞선 블럭의 출력을 이용한 네가티브 피드백을 구현할 수 있다. 이 경우, 대략 두 배 높은 주파수를 갖는 펄스를 얻을 수 있다.
도 6의 실시예에는 P 지연 블럭(BP70)과 N 지연 블럭(BN80)이 포함된다. 그리고 P 지연 블럭(BP70)에 포함되는 단위 블럭들(B70 내지 B77)에는 각각 인버터를 이루는 PMOS 트랜지스터(P70 내지 P77)과 NMOS 트랜지스터(N70 내지 N77)이 포함되며, N 지연 블럭(BN70)에 포함되는 단위 블럭들(B80 내지 B87)에는 각각 인버터를 이루는 PMOS 트랜지스터(P80 내지 P87)과 NMOS 트랜지스터(N80 내지 N87)이 포함된다. 그리고, 단위 블럭들(B70 내지 B77)에는 출력 노드 ND70 내지 ND77이 형성되고, 단위 블럭들(B80 내지 B87)에는 출력 노드 ND80 내지 ND87이 형성된다.
이상의 실시예들에 의하여 본 발명은 동일한 위상 차를 갖는 펄스 신호들을 짝수 개 제공할 수 있으며, 네가티브 지연이 적용됨으로써 높은 주파수의 펄스 신호를 제공할 수 있다.
도 1은 종래의 펄스 발생기에 네가티브 지연을 적용한 개념도.
도 2는 도 1의 네가티브 지연이 적용된 링 오실레이터의 회로도.
도 3은 본 발명에 따른 다중 위상 펄스 발생기의 일 실시예를 나타내는 블럭도.
도 4는 네 개의 다중 위상을 갖는 펄스 신호를 출력하는 본 발명에 따른 일 실시예를 나타내는 회로도.
도 5는 여덟 개의 다중 위상을 갖는 펄스 신호를 출력하는 본 발명에 따른 다른 실시예를 나타내는 회로도.
도 6은 도 5의 실시예보다 높은 주파수를 갖는 여덟 개의 다중 위상을 갖는 펄스 신호를 출력하는 본 발명에 따른 다른 실시예를 나타내는 회로도.
Claims (21)
- 각각 제1 네가티브 지연 특성을 가지며, 짝수 개가 링 결합된 제 1 단위 블럭들을 포함하는 제 1 지연 블럭; 및각각 제 2 네가티브 지연 특성을 가지며, 짝수 개가 링 결합된 제 2 단위 블럭들을 포함하는 제 2 지연 블럭;을 구비하며,상기 제 1 단위 블럭과 상기 제 2 단위 블럭의 수가 같고, 출력 신호의 레벨이 다른 상기 제 1 단위 블럭과 상기 제 2 단위 블럭 간의 일대일 공유 결합에 의하여 복수 개의 출력 노드가 형성되고, 각각의 상기 출력 노드는 자신에 연결된 상기 제 1 단위 블럭과 상기 제 2 단위 블럭에서 제공되는 서로 다른 레벨의 출력 신호의 경합(Racing)에 의하여 생성되는 펄스를 출력하는 다중 위상 펄스 발생기.
- 제 1 항에 있어서,상기 제 1 및 제 2 단위 블럭은 풀업용 PMOS 트랜지스터와 풀다운용 NMOS 트랜지스터가 결합된 인버터를 구비함을 특징으로 하는 다중 위상 펄스 발생기.
- 제 2 항에 있어서,상기 제 1 단위 블럭은 상기 제 1 네가티브 지연 특성의 구현을 위하여 앞 단계에 위치한 다른 상기 제 1 단위 블럭의 출력이 자신의 상기 PMOS 트랜지스터의 게이트에 인가되며,상기 제 2 단위 블럭은 상기 제 2 네가티브 지연 특성의 구현을 위하여 앞 단계에 위치한 다른 상기 제 2 단위 블럭의 출력이 자신의 상기 NMOS 트랜지스터의 게이트에 인가됨을 특징으로 하는 다중 위상 펄스 발생기.
- 제 3 항에 있어서,상기 제 1 및 제 2 단위 블럭은 동일한 짝수 번째 앞 단계의 출력이 자신에 인가됨을 특징으로 하는 다중 위상 펄스 발생기.
- 제 3 항에 있어서,상기 제 1 및 제 2 단위 블럭은 서로 다른 짝수 번째 앞 단계의 출력이 자신에 인가됨을 특징으로 하는 다중 위상 펄스 발생기.
- 제 1 항에 있어서,복수 개의 상기 출력 노드에서 출력되는 각 펄스 신호들은 한 주기를 분할하여 서로 동일한 위상 차를 가짐을 특징으로 하는 다중 위상 펄스 발생기.
- 제 1 항에 있어서,상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 4개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연과 상기 제 2 네가티브 지연을 위하여 각 제 1 단위 블럭과 제 2 단위 블럭은 각각 두 단계 앞쪽의 제 1 단위 블럭과 제 2 단위 블럭의 출력을 인가받는 것을 특징으로 하는 다중 위상 펄스 발생기.
- 제 1 항에 있어서,상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 8개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연과 상기 제 2 네가티브 지연을 위하여 각 제 1 단위 블럭과 제 2 단위 블럭은 각각 네 단계 앞쪽의 제 1 단위 블럭과 제 2 단위 블럭의 출력을 인가받는 것을 특징으로 하는 다중 위상 펄스 발생기.
- 제 1 항에 있어서,상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 8개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연을 위하여 각 제 1 단위 블럭은 짝수번째 앞쪽의 제 1 단위 블럭의 출력을 인가받고, 상기 제 2 네가티브 지연을 위하여 각 제 2 단위 블럭은 각 제 1 단위 블럭보다 짝수번째 더 앞쪽의 제 2 단위 블럭의 출력을 인가받는 것을 특징으로 하는 다중 위상 펄스 발생기.
- 제 1 항에 있어서,상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 8개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연을 위하여 각 제 1 단위 블럭은 짝수번째 앞쪽의 제 1 단위 블럭의 출력을 인가받고, 상기 제 2 네가티브 지연을 위하여 각 제 2 단위 블럭은 각 제 1 단위 블럭보다 짝수번째 더 뒷쪽의 제 2 단위 블럭의 출력을 인가받는 것을 특징으로 하는 다중 위상 펄스 발생기.
- 제 1 항에 있어서,상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 16개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연과 상기 제 2 네가티브 지연을 위하여 각 제 1 단위 블럭과 각 제 2 단위 블럭들은 네 단계 앞쪽의 제 1 단위 블럭과 제 2 단위 블럭의 출력을 인가받는 것을 특징으로 하는 다중 위상 펄스 발생기.
- 제 1 항에 있어서,상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 16개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연을 위하여 각 제 1 단위 블럭은 짝수번째 앞쪽의 제 1 단위 블럭의 출력을 인가받고, 상기 제 2 네가티브 지연을 위하여 각 제 2 단위 블럭은 각 제 1 단위 블럭보다 짝수번째 더 앞쪽의 제 2 단위 블럭의 출력을 인가받는 것을 특징으로 하는 다중 위상 펄스 발생기.
- 제 1 항에 있어서,상기 제 1 지연 블럭과 상기 제 2 지연블럭은 각각 16개씩의 상기 제 1 단위블럭들과 상기 제 2 단위 블럭들을 포함하며, 상기 제 1 네가티브 지연을 위하여 각 제 1 단위 블럭은 짝수번째 앞쪽의 제 1 단위 블럭의 출력이 자신에 인가되고, 상기 제 2 네가티브 지연을 위하여 각 제 2 단위 블럭은 각 제 1 단위 블럭보다 짝수번째 더 뒷쪽의 제 2 단위 블럭의 출력을 인가받는 것을 특징으로 하는 다중 위상 펄스 발생기.
- 각각 제1 네가티브 지연 특성을 가지며, 짝수 개가 링 결합된 제 1 인버터 체인; 및각각 제 2 네가티브 지연 특성을 가지며, 짝수 개가 링 결합된 제 2 인버터 체인을 구비하며,상기 제 1 인버터 체인과 상기 제 2 인버터 체인에 포함된 인버터의 수가 같고, 출력 신호의 레벨이 다른 제 1 인버터 체인의 인버터와 상기 제 2 인버터 체인의 인버터가 일대일 공유 결합됨으로써 복수 개의 출력 노드를 형성하고, 각각의 상기 출력 노드는 자신에 연결된 상기 제 1 인버터 체인의 인버터와 상기 제 2 인버터 체인의 인버터의 서로 다른 레벨의 출력 신호의 경합(Racing)에 의하여 생성되는 펄스가 출력되는 다중 위상 펄스 발생기.
- 제 14 항에 있어서,상기 제 1 및 제 2 인버터 체인에는 각각 4개씩의 인버터가 포함되고, 상기 제 1 인버터 체인의 각 인버터는 풀업 구동을 위하여 자신보다 두 단계 앞쪽의 인버터의 출력을 피드백 받으며, 상기 제 2 인버터 체인의 각 인버터는 풀다운 구동을 위하여 자신보다 두 단계 앞쪽의 인버터의 출력을 피드백 받는 것을 특징으로 하는 다중 위상 펄스 발생기.
- 제 14 항에 있어서,상기 제 1 및 제 2 인버터 체인에는 각각 8개씩의 인버터가 포함되고, 상기 제 1 인버터 체인의 각 인버터는 풀업 구동을 위하여 자신보다 짝수 번째 앞쪽의 인버터의 출력을 피드백 받으며, 상기 제 2 인버터 체인의 각 인버터는 풀다운 구동을 위하여 자신보다 짝수 번째 앞쪽의 인버터의 출력을 피드백 받는 것을 특징으로 하는 다중 위상 펄스 발생기.
- 제 14 항에 있어서,상기 제 1 및 제 2 인버터 체인에는 각각 8개씩의 인버터가 포함되고, 상기 제 1 인버터 체인의 각 인버터는 풀업 구동을 위하여 자신보다 짝수 번째 앞쪽의 인버터의 출력을 피드백 받으며, 상기 제 2 인버터 체인의 각 인버터는 풀다운 구동을 위하여 상기 제 1 인버터 체인의 풀업 구동을 위한 피드백에 비하여 자신보다 짝수 번째 더 앞쪽의 인버터의 출력을 피드백 받는 것을 특징으로 하는 다중 위상 펄스 발생기.
- 제 14 항에 있어서,상기 제 1 및 제 2 인버터 체인에는 각각 8개씩의 인버터가 포함되고, 상기 제 1 인버터 체인의 각 인버터는 풀업 구동을 위하여 자신 보다 짝수 번째 앞쪽의 인버터의 출력을 피드백 받으며, 상기 제 2 인버터 체인의 각 인버터는 풀다운 구동을 위하여 상기 제 1 인버터 체인의 풀업 구동을 위한 피드백에 비하여 자신보다 짝수 번째 더 뒤쪽의 인버터의 출력을 피드백 받는 것을 특징으로 하는 다중 위상 펄스 발생기.
- 제 14 항에 있어서,상기 제 1 및 제 2 인버터 체인에는 각각 16개씩의 인버터가 포함되고, 상기 제 1 인버터 체인의 각 인버터는 풀업 구동을 위하여 자신 보다 짝수 번째 앞쪽의 인버터의 출력을 피드백 받으며, 상기 제 2 인버터 체인의 각 인버터는 풀다운 구동을 위하여 자신보다 짝수 번째 앞쪽의 인버터의 출력을 피드백 받는 것을 특징으로 하는 다중 위상 펄스 발생기.
- 제 14 항에 있어서,상기 제 1 및 제 2 인버터 체인에는 각각 16개씩의 인버터가 포함되고, 상기 제 1 인버터 체인의 각 인버터는 풀업 구동을 위하여 자신 보다 짝수 번째 앞쪽의 인버터의 출력을 피드백 받으며, 상기 제 2 인버터 체인의 각 인버터는 풀다운 구동을 위하여 상기 제 1 인버터 체인의 풀업 구동을 위한 피드백에 비하여 자신보다 짝수 번째 더 앞쪽의 인버터의 출력을 피드백 받는 것을 특징으로 하는 다중 위상 펄스 발생기.
- 제 14 항에 있어서,상기 제 1 및 제 2 인버터 체인에는 각각 16개씩의 인버터가 포함되고, 상기 제 1 인버터 체인의 각 인버터는 풀업 구동을 위하여 자신 보다 짝수 번째 앞쪽의 인버터의 출력을 피드백 받으며, 상기 제 2 인버터 체인의 각 인버터는 풀다운 구동을 위하여 상기 제 1 인버터 체인의 풀업 구동을 위한 피드백에 비하여 자신보다 짝수 번째 더 뒤쪽의 인버터의 출력을 피드백 받는 것을 특징으로 하는 다중 위상 펄스 발생기.
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