KR100910851B1 - 반도체 소자와 그의 구동 방법 - Google Patents

반도체 소자와 그의 구동 방법 Download PDF

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Abstract

본 발명은 제어신호에 응답하여 일정한 위상 차이만큼의 서로 다른 활성화 시점을 가지는 다수의 리셋신호를 생성하는 리셋신호 생성수단과, 상기 다수의 리셋신호에 응답하여 동작하고, 소오스클럭신호를 분주하여 상기 일정한 위상 차이를 가지는 다수의 위상클럭신호를 생성하는 멀티 위상클럭신호 생성수단을 구비하는 반도체 소자를 제공한다.
멀티 위상 클럭, 위상 고정 루프, 지연 고정 루프

Description

반도체 소자와 그의 구동 방법{SEMICONDUCTOR DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 최소한의 레이아웃(layout) 면적과 최적의 전류 소모로 다수의 위상 정보를 가지고 있는 멀티 위상 클럭 신호를 생성하는 반도체 소자에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 외부 클럭신호를 입력받아 내부 클럭신호를 생성하고, 이 내부 클럭신호는 반도체 소자 내의 여러 회로에 입력되어 각 회로들을 동작시킨다.
한편, 반도체 소자는 대용량화, 고속화, 및 저전력화를 위한 방향으로 발전하고 있다. 이 중 고속화를 달성하기 위한 일환으로 반도체 소자는 점점 높은 주파수의 외부 클럭신호에 응답하여 동작하게끔 설계되고 있다.
요즈음 외부 클럭신호의 주파수가 기가 헤르쯔(GHz) 이상의 대역까지 높아짐에 따라 반도체 소자의 내부 클럭신호의 주파수 역시 높아지고 있으며, 이로 인하 여 회로의 동작 타이밍 마진이나 전류 소모 측면에서 많은 문제점이 발생하고 있다.
이를 해결하기 위하여 반도체 소자는 멀티 위상 클럭(multi phase clock) 전송 방식을 택하고 있다. 이는 반도체 소자 내부에서 내부 클럭신호를 전송할 때 외부 클럭신호와 동일한 고주파수의 클럭을 전송하는 것이 아니라, 이에 절반에 해당하는 낮은 주파수를 가지며 다수의 위상 정보를 가지는 다수의 위상클럭신호를 전송하는 방식이다. 이를 통해 반도체 소자는 내부 클럭신호를 전송하는데 소모되는 전류를 줄일 수 있으며, 보다 안정적인 타이밍 마진을 확보할 수 있다.
일반적으로 다수의 위상클럭신호를 생성하기 위하여 반도체 소자 내에는 위상 고정 루프(Phase Locked Loop : PLL) 또는 지연 고정 루프(Delay Locked Loop : DLL)가 구비될 수 있다.
도 1은 다수의 위상클럭신호를 생성하는 종래의 위상 고정 루프를 설명하기 위한 블록도이다.
도 1을 참조하면, 위상 고정 루프는 클럭분주부(110)와, 제어전압신호 생성부(130), 및 전압제어 발진부(150)를 구비한다.
클럭분주부(110)는 외부 클럭신호에 대응하는 기준 클럭신호(CLK_REF)를 분주하기 위한 것으로, 고주파수의 외부 클럭신호를 저주파로 만들어 주는 역할을 맡는다.
제어전압신호 생성부(130)는 클럭분주부(110)에서 분주된 클럭신호와 피드백 클럭신호(CLK_FED)의 위상을 검출하고, 이에 대응하는 전압레벨을 가지는 제어전압 신호(V_CTR)를 생성한다.
전압제어 발진부(150)는 제어전압신호(V_CTR)에 대응하는 주파수를 가지는 다수의 위상클럭신호인 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)를 생성한다. 이 중 제3 위상클럭신호(MCLK180)는 제어전압신호 생성부(130)로 피드백(feedback)되는 피드백 클럭신호(CLK_FED)가 된다.
위상 고정 루프는 기준 클럭신호(CLK_REF)를 분주한 클럭신호와 피드백 클럭신호(CLK_FED)의 위상을 반복적으로 비교하여 원하는 주파수의 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)를 생성한다. 최종적으로 생성된 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)는 일정한 위상 차이를 가지며, 외부 클럭신호보다 저주파수의 클럭신호가 된다. 즉, 제2 위상클럭신호(MCLK90)는 제1 위상클럭신호(MCLK0)와 90°만큼 위상차이를 가지고, 제3 위상클럭신호(MCLK180)는 제1 위상클럭신호(MCLK0)와 180°만큼 위상차이를 가지며, 제4 위상클럭신호(MCLK270)는 제1 위상클럭신호(MCLK0)와 270°만큼 위상차이를 가지게 된다.
여기서, 클럭분주부(110)와, 제어전압신호 생성부(130), 및 전압제어 발진부(150)의 기술적 구현 및 동작 설명은 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다.
한편, 일반적으로 전압제어 발진부(150)는 다수의 지연 셀(도시되지 않음)로 구성되며, 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)는 지연 셀에서 출력되는 클럭신호에 대응된다. 때문에, 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)가 정확한 위상 차이를 가지게 하기 위해서는 다수의 지연 셀이 동일하게 구성됨은 물론, 각 지연 셀 간의 로딩 또한 정확하게 일치되도록 설계해야만 하는 불편함이 따른다. 또한, 외부 잡음(noise)을 최대한 줄이기 위하여 전압제어 발진부(150) 주변에 다른 신호 선이나 파워 선이 지나가지 않게 설계하여야 하며, 이로 인하여 설계시 레이아웃(layout) 면적을 많이 차지하게 되는 단점이 있다.
이어서, 지연 고정 루프도 위상 고정 루프와 마찬가지로 다수의 위상클럭신호를 생성하는 것이 가능하다. 하지만, 이 또한 설계의 까다로움과 레이아웃 면적을 많이 차지한다는 단점이 있다. 그리고, 위상 고정 루프와 지연 고정 루프는 회로 동작상 많은 전류 소모가 발생한다는 단점이 있다.
전술한 바와 같이, 다수의 위상클럭신호를 생성할 수 있는 위상 고정 루프와 지연 고정 루프는 설계시 고려하여야 할 사항이 많고, 레이아웃 면적을 많이 차지하며, 회로 동작시 많은 전류를 소모한다는 단점이 있어서, 반도체 소자가 저전력화 및 집적화를 이루기 위한 걸림돌이 된다. 그래서 본 명세서에서는 이를 위한 해결책을 제시하고자 한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 일정한 위상 차이만큼의 서로 다른 활성화 시점을 가지는 다수의 리셋신호에 응답하여 다수의 위상클럭신호를 생성하는 반도체 소자와 그의 구동 방법을 제공하는데 그 목적이 있다.
또한, 지연 고정 루프와 위상 고정 루프 없이도 다수의 위상클럭신호를 생성할 수 있는 반도체 소자와 그의 구동 방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 제어신호에 응답하여 일정한 위상 차이만큼의 서로 다른 활성화 시점을 가지는 다수의 리셋신호를 생성하는 리셋신호 생성수단과, 상기 다수의 리셋신호에 응답하여 동작하고, 소오스클럭신호를 분주하여 상기 일정한 위상 차이를 가지는 다수의 위상클럭신호를 생성하는 멀티 위상클럭신호 생성수단을 구비하는 반도체 소자가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 제어신호에 응답하여 일정한 위상 차이만큼의 서로 다른 활성화 시점을 가지는 다수의 리셋신호를 생성하는 단계와, 상기 다수의 리셋신호에 응답하여 동작하고, 소오스클럭신호를 분주하여 상기 일정한 위상 차이를 가지는 다수의 위상클럭신호를 생성하는 단계를 포함하는 반도체 소자의 구동 방법이 제공된다.
본 발명에서는 지연 고정 루프와 위상 고정 루프 없이도 일정한 위상 차이만큼의 서로 다른 활성화 시점을 가지는 다수의 리셋신호를 이용하여 소오스클럭신호를 분주한 저주파이면서 다수의 위상 정보를 가지고 있는 멀티 위상클럭신호를 생성할 수 있음으로써, 지연 고정 루프와 위상 고정 루프가 차지하던 레이아웃 면적 및 소모되던 전력을 최적화할 수 있다.
전술한 본 발명은 위상 고정 루프와 지연 고정 루프 없이도 일정한 위상 차이를 가지는 다수의 위상클럭신호를 생성할 수 있기 때문에, 레이아웃 면적을 최소화할 수 있고, 소모 전류를 최소화할 수 있으며, 설계를 간소화할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 멀티 위상클럭신호 생성회로를 설명하기 위한 블록도이다.
도 2를 참조하면, 멀티 위상클럭신호 생성회로는 리셋신호 생성부(210)와, 멀티 위상클럭신호 생성부(230)를 구비할 수 있다.
리셋신호 생성부(210)는 소오스리셋신호(RST0)를 입력받고 클럭신호(CLK, /CLK)에 응답하여 일정한 위상 차이만큼의 서로 다른 활성화 시점을 가지는 제1 내지 제4 리셋신호(RST1, RST2, RST3, RST4)를 생성한다.
여기서, 소오스리셋신호(RST0)는 멀티 위상클럭신호 생성회로를 동작시키기 위하여 가장 먼저 활성화되는 신호이고, 클럭신호(CLK, /CLK)는 외부 클럭신호에 대응하는 신호로써 외부 클럭신호의 라이징 에지(rising edge)에 대응하는 정 클럭신호(CLK)와 외부 클럭신호의 폴링 에지(falling edge)에 대응하는 부 클럭신호(CLKB)를 포함할 수 있다. 특히, 제1 내지 제4 리셋신호(RST1, RST2, RST3, RST4)는 정/부 클럭신호(CLK, CLKB)에 응답하여 활성화 시점이 순차적으로 정해지는 신호이다.
한편, 멀티 위상클럭신호 생성부(230)는 제1 내지 제4 리셋신호(RST1, RST2, RST3, RST4)에 응답하여 동작하고 정/부 클럭신호(CLK, CLKB)를 분주하여 일정한 위상 차이를 가지는 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)를 생성할 수 있다.
여기서, 제1 위상클럭신호(MCLK0)는 정 클럭신호(CLK)의 라이징 에지에 대응하는 신호이고, 제2 위상클럭신호(MCLK90)는 제1 위상클럭신호(MCLK0)와 90°만큼 위상차이를 가지는 신호이고, 제3 위상클럭신호(MCLK180)는 제1 위상클럭신호(MCLK0)와 180°만큼 위상차이를 가지는 신호이며, 제4 위상클럭신호(MCLK270)는 제1 위상클럭신호(MCLK0)와 270°만큼 위상차이를 가지는 신호이다.
본 발명에 따르면 지연 고정 루프와 위상 고정 루프를 사용하지 않고도 일정한 위상 차이를 가지는 다수의 위상클럭신호를 생성하는 것이 가능하다.
도 3은 도 2의 리셋신호 생성부(210)를 설명하기 위한 회로도이다.
도 3을 참조하면, 리셋신호 생성부(210)는 소오스리셋신호 입력부(310)와, 다수의 쉬프팅부(330)를 구비할 수 있다.
소오스리셋신호 입력부(310)는 소오스리셋신호(RST0)를 입력받고 정 클럭신호(CLK)에 응답하여 제1 부 리셋신호(RST1B)를 출력하기 위한 것으로, 예컨대, 소오스리셋신호(RST0)가 논리'하이(high)'인 경우 제1 부 리셋신호(RST1B)는 논리'로우(low)'가 되고, 소오스리셋신호(RST0)가 논리'로우'인 경우 정 클럭신호(CLK)에 응답하여 제1 부 리셋신호(RST1B)는 논리'하이'가 된다. 여기서, 소오스리셋신호 입력부(310)의 출력신호는 제1 내지 제4 리셋신호(RST1, RST2, RST3, RST4)의 기준 신호가 될 수 있다.
다수의 쉬프팅부(330)는 정/부 클럭신호(CLK, CLKB)에 응답하여 소오스리셋신호 입력부(310)의 출력신호를 쉬프팅(shifting)한 제1 내지 제4 리셋신호(RST1, RST2, RST3, RST4)를 생성하기 위한 것으로 제1 내지 제4 쉬프팅부(332, 334, 336, 338)를 구비할 수 있다.
여기서, 제1 리셋신호는 제1 위상클럭신호(MCLK0)에 대응하는 제1 정 리셋신호(RST1)와 제1 부 리셋신호(RST1B)를 포함하고, 제2 리셋신호는 제2 위상클럭신호(MCLK90)에 대응하는 제2 정 리셋신호(RST2)와 제2 부 리셋신호(RST2B)를 포함하고, 제3 리셋신호는 제3 위상클럭신호(MCLK180)에 대응하 는 제3 정 리셋신호(RST3)와 제3 부 리셋신호(RST3B)를 포함하며, 제4 리셋신호는 제4 위상클럭신호(MCLK270)에 대응하는 제4 정 리셋신호(RST4)와 제4 부 리셋신호(RST4B)를 포함할 수 있다. 이 신호의 자세한 파형도는 도 4를 통해 다시 설명하기로 한다.
한편, 제1 내지 제4 쉬프팅부(332, 334, 336, 338)는 서로 동일한 구성이며, 설명의 편의를 위해 제1 쉬프팅부(332)를 대표로 설명하기로 한다.
제1 쉬프팅부(332)는 제1 부 리셋신호(RST1B)를 입력받고 부 클럭신호(CLKB)에 응답하여 제1 정 리셋신호(RST1)를 출력하는 리셋신호 출력부(332A)와, 제1 정 리셋신호(RST1)를 래칭하고 제2 부 리셋신호(RST2B)를 출력하는 리셋신호 래칭부(332B)를 구비할 수 있다.
그래서, 제1 부 리셋신호(RST1B)가 논리'로우'인 경우 제1 정 리셋신호(RST1)는 논리'하이'로 고정되고, 제1 부 리셋신호(RST1B)가 논리'하이'인 경우 제1 정 리셋신호(RST1)는 부 클럭신호(CLKB)에 응답하여 논리'로우'로 천이한다.
제2 내지 제4 쉬프팅부(334, 336, 338) 역시 이와 유사한 동작을 함으로써, 제1 내지 제4 쉬프팅부(332, 334, 336, 338) 각각은 이전 쉬프팅부의 출력신호를 입력받고 정 클럭신호(CLK) 또는 부 클럭신호(CLKB)에 응답하여 해당하는 리셋신호를 출력하게 된다.
자세히 설명하면, 제1 쉬프팅부(332)는 소오스리셋신호 입력부(310)의 출력신호를 입력받고 부 클럭신호(CLKB)에 응답하여 제1 정 리셋신호(RST1)를 출력하여 래칭하고 제2 부 리셋신호(RST2B)를 출력한다. 제2 쉬프팅부(334)는 제2 부 리셋신호(RST2B)를 입력받고 정 클럭신호(CLK)에 응답하여 제2 정 리셋신호(RST2)를 출력하여 래칭하고 제3 부 리셋신호(RST3B)를 출력한다. 제3 쉬프팅부(336)는 제3 부 리셋신호(RST3B)를 입력받고 부 클럭신호(CLKB)에 응답하여 제3 정 리셋신호(RST3)를 출력하여 래칭하고 제4 부 리셋신호(RST4B)를 출력한다. 제4 쉬프팅부(338)는 제4 부 리셋신호(RST4B)를 입력받아 정 클럭신호(CLK)에 응답하여 제4 정 리셋신호(RST4)를 출력하고 래칭한다.
결국, 제1 쉬프팅부(332)는 부 클럭신호(CLKB)에 응답하여 소오스리셋신호 입력부(310)의 출력신호를 쉬프팅한 제1 정 리셋신호(RST1)를 출력하고, 제2 쉬프팅부(334)는 정 클럭신호(CLK)에 응답하여 제1 쉬프팅부(332)의 출력신호를 쉬프팅한 제2 정 리셋신호(RST2)를 출력하고, 제3 쉬프팅부(336)는 부 클럭신호(CLKB)에 응답하여 제2 쉬프팅부(334)의 출력신호를 쉬프팅한 제3 정 리셋신호(RST3)를 출력하며, 제 4 쉬프팅부(338)는 정 클럭신호(CLK)에 응답하여 제3 쉬프팅부(336)의 출력신호를 쉬프팅한 제4 정 리셋신호(RST4)를 출력한다.
도 4는 본 발명에 따른 입/출력 신호들의 파형을 설명하기 위한 파형도이다.
도 3과 도 4를 참조하면, 우선 소오스리셋신호(RST0)가 논리'하이'가 되면 정/부 클럭신호(CLK, CLKB)에 상관없이 제1 내지 제4 정 리셋신호(RST1, RST2, RST3, RST4)는 논리'하이'가 되고, 제1 내지 제4 부 리셋신호(RST1B, RST2B, RST3B, RST4B)는 논리'로우'가 된다.
이후, 소오스리셋신호(RST0)가 논리'로우'가 되고 정 클럭신호(CLK)가 논리' 하이'가 되는 경우, 제1 부 리셋신호(RST1B)는 논리'하이'로 천이하게 되고 제1 쉬프팅부(332)의 리셋신호 출력부(332A)는 부 클럭신호(CLKB)에 응답하여 논리'로우'로 천이하는 제1 정 리셋신호(RST1)를 출력한다. 제1 쉬프팅부(332)의 리셋신호 래칭부(332B)는 제1 정 리셋신호(RST1)를 래칭하고 논리'하이'로 천이하는 제2 부 리셋신호(RST2B)를 출력한다.
이와 유사하게, 제2 쉬프팅부(334)는 제2 부 리셋신호(RST2B)를 입력받고 정 클럭신호(CLK)에 응답하여 논리'로우'로 천이하는 제2 정 리셋신호(RST2)를 출력하고, 논리'하이'로 천이하는 제3 부 리셋신호(RST3B)를 출력한다. 제3 쉬프팅부(336)는 제3 부 리셋신호(RST3B)를 입력받고 부 클럭신호(CLKB)에 응답하여 논리'로우'로 천이하는 제3 정 리셋신호(RST3)를 출력하고, 논리'하이'로 천이하는 제4 부 리셋신호(RST4B)를 출력한다. 제4 쉬프팅부(338)는 제4 부 리셋신호(RST4B)를 입력받고 정 클럭신호(CLK)에 응답하여 논리'로우'로 천이하는 제4 정 리셋신호(RST4)를 출력한다.
설명의 편의를 위해, 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)에 대한 설명은 도 5와 도 6을 설명한 이후 다시 하기로 한다.
도 5는 도 2의 멀티 위상클럭신호 생성부(230)를 설명하기 위한 블록도이다.
도 5를 참조하면, 멀티 위상클럭신호 생성부(230)는 제1 클럭분주부(510)와, 제2 클럭분주부(530)와, 제3 클럭분주부(550), 및 제4 클럭분주부(570)를 구비할 수 있다.
제1 클럭분주부(510)는 제1 정/부 리셋신호(RST1, RST1B)에 응답하여 동작하 고 정/부 클럭신호(CLK, CLKB)를 분주하여 제1 위상클럭신호(MCLK0)를 생성하고, 제2 클럭분주부(530)는 제1 정/부 리셋신호(RST1, RST1B)에 응답하여 동작하고 정/부 클럭신호(CLK, CLKB)를 분주하여 제2 위상클럭신호(MCLK90)를 생성하고, 제3 클럭분주부(550)는 제1 정/부 리셋신호(RST1, RST1B)에 응답하여 동작하고 정/부 클럭신호(CLK, CLKB)를 분주하여 제3 위상클럭신호(MCLK180)를 생성하며, 제4 클럭분주부(570)는 제1 정/부 리셋신호(RST1, RST1B)에 응답하여 동작하고 정/부 클럭신호(CLK, CLKB)를 분주하여 제4 위상클럭신호(MCLK270)를 생성한다.
도 6은 도 5의 제1 클럭분주부(510)를 설명하기 위한 회로도이다.
도 6을 참조하면, 제1 클럭분주부(510)는 위상클럭신호 래칭부(610)와, 피드백부(630)와, 리셋부(650A, 650B), 및 위상클럭신호 출력부(670)를 구비할 수 있다.
위상클럭신호 래칭부(610)는 정/부 클럭신호(CLK, CLKB)에 응답하여 피드백부(630)로 부터 피드백된 입력신호(IN)를 래칭하고, 피드백부(630)는 위상클럭신호 래칭부(610)의 출력신호를 입력받아 입력신호(IN)로서 피드백시켜주고, 제1 리셋부(650A)는 제1 부 리셋신호(RST1B)에 응답하여 위상클럭신호 래칭부(610)의 A 노드를 셋/리셋 시켜주고, 제2 리셋부(650B)는 제1 정 리셋신호(RST1)에 응답하여 B 노드를 셋/리셋 시켜주며, 위상클럭신호 출력부(670)는 위상클럭신호 래칭부(610)의 출력신호를 제1 위상클럭신호(MCLK0)로서 출력해 준다.
여기서, 위상클럭신호 래칭부(610)는 플립플롭(flip-flop)회로로 구성될 수 있으며, 제1 정/부 리셋신호(RST1, RST1B)에 의해 셋/리셋 되고 정/부 클럭신호(CLK, CLKB)를 분주하여 출력하기 위한 구성의 다른 회로를 사용하는 것도 가능하다.
한편, 제1 내지 제4 클럭분주부(510, 530, 550, 570)의 회로 구성은 서로 유사하다. 도 6과 비교하여 설명하면, 제1 클럭분주부(510)에 입력되는 제1 정/부 리셋신호(RST1, RST1B) 대신에 제2 내지 제4 클럭분주부(530, 550, 570)는 해당하는 정/부 리셋신호가 입력되면 되고, 제2 클럭분주부(530)와 제4 클럭분주부(570)는 정 클럭신호(CLK)와 부 클럭신호(CLKB)가 반대로 입력되면 된다.
그래서, 제1 클럭분주부(510)는 정 클럭신호(CLK)에 응답하여 분주된 제1 위상클럭신호(MCLK0)를 출력하고, 제2 클럭분주부(530)는 부 클럭신호(CLKB)에 응답하여 분주된 제2 위상클럭신호(MCLK90)를 출력하고, 제3 클럭분주부(550)는 정 클럭신호(CLK)에 응답하여 분주된 제3 위상클럭신호(MCLK180)를 출력하며, 제4 클럭분주부(570)는 부 클럭신호(CLKB)에 응답하여 분주된 제4 위상클럭신호(MCLK270)를 출력한다.
다시 도 4를 참조하면, 제1 내지 제4 리셋신호(RST1, RST2, RST3, RST4)는 위에서 설명한 바와 같이 소오스리셋신호(RST0)가 논리'로우'로 천이한 이후 정/부 클럭신호(CLK, CLKB)에 응답하여 활성화 시점이 순차적으로 정해진다. 제1 내지 제4 클럭분주부(510, 530, 550, 570) 역시 이렇게 생성된 제1 내지 제4 리셋신호(RST1, RST2, RST3, RST4)에 응답하여 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK280, MCLK270)를 출력할 준비를 순차적으로 하고, 정/부 클럭신호(CLK, CLKB)에 응답하여 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)를 출력한다.
이렇게 출력된 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)는 서로 90°만큼 위상차이를 가지는 저주파수의 멀티 위상클럭신호가 된다.
전술한 본 발명은 위상 고정 루프와 지연 고정 루프 없이도 일정한 위상 차이를 가지는 제1 내지 제4 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)를 생성할 수 있기 때문에, 레이아웃 면적을 최소화할 수 있고, 소모 전류를 최소화할 수 있으며, 설계를 간소화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 리셋신호 생성부(210)와 멀티 위상클럭신호 생성부(230)에 동일한 정/부 클럭신호(CLK, CLKB)를 입력하여 동작하는 경우를 일례로 설명하였으나, 본 발명은 리셋신호 생성부(210)에 다른 제어신호를 입력하는 경우에도 적용할 수 있다. 즉, 리셋신호 생성부(210)에 입력되는 제어신호는 다수의 리셋신호가 일정한 위상 차이만큼의 순차적인 활성화 시점을 가지게 하기만 하면 된다.
도 1은 다수의 위상클럭신호를 생성하는 종래의 위상 고정 루프를 설명하기 위한 블록도.
도 2는 본 발명에 따른 멀티 위상클럭신호 생성회로를 설명하기 위한 블록도.
도 3은 도 2의 리셋신호 생성부를 설명하기 위한 회로도.
도 4는 본 발명에 따른 입/출력 신호들의 파형을 설명하기 위한 파형도.
도 5는 도 2의 멀티 위상클럭신호 생성부를 설명하기 위한 블록도.
도 6은 도 5의 제1 클럭분주부를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 리셋신호 생성부 230 : 멀티 위상클럭신호 생성부

Claims (23)

  1. 제어신호에 응답하여 일정한 위상 차이만큼의 서로 다른 활성화 시점을 가지는 다수의 리셋신호를 생성하는 리셋신호 생성수단과,
    상기 다수의 리셋신호에 응답하여 동작하고, 소오스클럭신호를 분주하여 상기 일정한 위상 차이를 가지는 다수의 위상클럭신호를 생성하는 멀티 위상클럭신호 생성수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제어신호는 상기 소오스클럭신호를 포함하며, 상기 다수의 리셋신호는 상기 소오스클럭신호에 대응하여 상기 활성화 시점이 순차적으로 정해지는 신호를 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 리셋신호 생성수단은,
    소오스리셋신호를 입력받고 상기 제어신호에 응답하여 신호를 출력하는 소오스리셋신호 입력부와,
    상기 제어신호에 응답하여 상기 소오스리셋신호 입력부의 출력신호를 쉬프팅한 상기 다수의 리셋신호를 출력하는 다수의 쉬프팅부를 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 다수의 쉬프팅부 각각은 이전 쉬프팅부의 출력신호를 입력받고 상기 제어신호에 응답하여 해당하는 리셋신호를 출력하는 것을 특징으로 하는 반도체 소자.
  5. 제3항에 있어서,
    상기 다수의 위상클럭신호는 각각 일정한 위상만큼 차이를 가지는 제1 내지 제4 위상클럭신호를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 다수의 리셋신호는 상기 제1 위상클럭신호에 대응하는 제1 정/부 리셋신호와, 상기 제2 위상클럭신호에 대응하는 제2 정/부 리셋신호와, 상기 제3 위상클럭신호에 대응하는 제3 정/부 리셋신호, 및 상기 제4 위상클럭신호에 대응하는 제4 정/부 리셋신호를 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제어신호는 외부 클럭신호의 라이징 에지에 대응하는 정 제어신호와, 상기 외부 클럭신호의 폴링 에지에 대응하는 부 제어신호를 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 소오스리셋신호 입력부는 상기 정 제어신호에 응답하여 동작하는 것을 특징으로 하는 반도체 소자.
  9. 제7항에 있어서,
    상기 리셋신호 생성수단은,
    상기 부 제어신호에 응답하여 상기 소오스리셋신호 입력부의 출력신호를 쉬프팅한 상기 제1 정 리셋신호를 출력하는 제1 쉬프팅부;
    상기 정 제어신호에 응답하여 상기 제1 쉬프팅부의 출력신호를 쉬프팅한 상기 제2 정 리셋신호를 출력하는 제2 쉬프팅부;
    상기 부 제어신호에 응답하여 상기 제2 쉬프팅부의 출력신호를 쉬프팅한 상기 제3 정 리셋신호를 출력하는 제3 쉬프팅부; 및
    상기 정 제어신호에 응답하여 상기 제3 쉬프팅부의 출력신호를 쉬프팅한 상기 제4 정 리셋신호를 출력하는 제4 쉬프팅부를 구비하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 쉬프팅부는,
    상기 소오스리셋신호 입력부의 출력신호를 입력받고 해당하는 제어신호에 응답하여 상기 제1 정 리셋신호를 출력하는 제1 리셋신호 출력부와,
    상기 제1 정 리셋신호를 래칭하여 상기 제1 부 리셋신호로 출력하는 제1 리셋신호 래칭부를 구비하며,
    상기 제2 내지 제4 쉬프팅부 각각은,
    이전 단에서 인가되는 이전 부 리셋신호를 입력받고 해당하는 제어신호에 응답하여 해당하는 정 리셋신호를 출력하는 제2 리셋신호 출력부와,
    상기 해당하는 정 리셋신호를 래칭하여 다음 부 리셋신호로 출력하는 제2 리셋신호 래칭부를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제6항에 있어서,
    상기 멀티 위상클럭신호 생성수단은,
    상기 제1 정/부 리셋신호에 응답하여 동작하고 상기 소오스클럭신호를 분주하여 상기 제1 위상클럭신호를 생성하는 제1 클럭분주부;
    상기 제2 정/부 리셋신호에 응답하여 동작하고 상기 소오스클럭신호를 분주 하여 상기 제2 위상클럭신호를 생성하는 제2 클럭분주부;
    상기 제3 정/부 리셋신호에 응답하여 동작하고 상기 소오스클럭신호를 분주하여 상기 제3 위상클럭신호를 생성하는 제3 클럭분주부; 및
    상기 제4 정/부 리셋신호에 응답하여 동작하고 상기 소오스클럭신호를 분주하여 상기 제4 위상클럭신호를 생성하는 제4 클럭 분주부를 구비하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 내지 제4 클럭분주부 각각은,
    상기 소오스클럭신호에 응답하여 입력신호를 래칭하는 위상클럭신호 래칭부;
    해당하는 리셋신호에 응답하여 상기 위상클럭신호 래칭부를 동작시키는 리셋부; 및
    상기 위상클럭신호 래칭부의 출력신호를 입력받아 상기 입력신호로서 피드백시켜주는 피드백부를 구비하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 위상클럭신호 래칭부의 출력신호를 입력받아 해당하는 위상클럭신호를 출력하는 위상클럭신호 출력부를 더 구비하는 것을 특징으로 하는 반도체 소자.
  14. 제어신호에 응답하여 일정한 위상 차이만큼의 서로 다른 활성화 시점을 가지는 다수의 리셋신호를 생성하는 단계와,
    상기 다수의 리셋신호에 응답하여 동작하고, 소오스클럭신호를 분주하여 상기 일정한 위상 차이를 가지는 다수의 위상클럭신호를 생성하는 단계
    를 포함하는 반도체 소자의 구동 방법.
  15. 제14항에 있어서,
    상기 제어신호는 상기 소오스클럭신호를 포함하며, 상기 다수의 리셋신호는 상기 소오스클럭신호에 대응하여 상기 활성화 시점이 순차적으로 정해지는 신호를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  16. 제14항에 있어서,
    상기 다수의 리셋신호를 생성하는 단계는,
    소오스리셋신호를 입력받고 상기 제어신호에 응답하여 기준신호를 출력하는 단계와,
    상기 제어신호에 응답하여 상기 기준신호를 쉬프팅한 상기 다수의 리셋신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  17. 제16항에 있어서,
    상기 다수의 위상클럭신호는 각각 일정한 위상만큼 차이를 가지는 제1 및 제2 위상클럭신호를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  18. 제17항에 있어서,
    상기 다수의 리셋신호는 상기 제1 위상클럭신호에 대응하는 제1 정/부 리셋신호와, 상기 제2 위상클럭신호에 대응하는 제2 정/부 리셋신호를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  19. 제18항에 있어서,
    상기 제어신호는 외부 클럭신호의 라이징 에지에 대응하는 정 제어신호와, 상기 외부 클럭신호의 폴링 에지에 대응하는 부 제어신호를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  20. 제19항에 있어서,
    상기 다수의 리셋신호를 출력하는 단계는,
    상기 부 제어신호에 응답하여 상기 기준신호를 쉬프팅한 상기 제1 정 리셋신호를 출력하는 단계와,
    상기 정 제어신호에 응답하여 상기 제1 정 리셋신호에 대응하는 신호를 쉬프팅한 상기 제2 정 리셋신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  21. 제20항에 있어서,
    상기 제1 정 리셋신호를 출력하는 단계는,
    상기 기준신호를 입력받고 해당하는 제어신호에 응답하여 상기 제1 정 리셋신호를 출력하는 단계와,
    상기 제1 정 리셋신호를 래칭하여 상기 제1 부 리셋신호로 출력하는 단계를 포함하며,
    상기 제2 정 리셋신호를 출력하는 단계는,
    상기 제1 부 리셋신호를 입력받고 해당하는 제어신호에 응답하여 상기 제2 정 리셋신호를 출력하는 단계와,
    상기 제2 정 리셋신호를 래칭하여 상기 제2 부 리셋신호로 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  22. 제18항에 있어서,
    상기 다수의 위상클럭신호를 생성하는 단계는,
    상기 제1 정/부 리셋신호에 응답하여 상기 소오스클럭신호를 분주하고 상기 제1 위상클럭신호를 생성하는 단계와,
    상기 제2 정/부 리셋신호에 응답하여 상기 소오스클럭신호를 분주하고 상기 제2 위상클럭신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  23. 제22항에 있어서,
    상기 제1 및 제2 위상클럭신호를 생성하는 단계 각각은,
    상기 소오스클럭신호에 응답하여 입력신호를 래칭하는 단계;
    래칭된 출력신호를 입력받아 상기 입력신호로서 피드백시켜주는 단계; 및
    해당하는 리셋신호에 응답하여 상기 입력신호를 래칭하는 단계를 활성화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
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