KR100917618B1 - 클럭 생성 회로와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 서로 예정된 위상만큼 차이를 가지는 다수의 기준클럭신호를 생성하는 기준클럭신호 생성수단과, 상기 다수의 기준클럭신호의 클럭 에지에 대응하며, 상기 기준클럭신호의 주파수보다 높은 주파수를 가지는 최종클럭신호를 생성하는 최종클럭신호 생성수단을 구비하는 클럭 생성 회로을 제공한다.
오실레이터, 클럭 생성 회로, 저주파수, 고주파수

Description

클럭 생성 회로와 그의 구동 방법{CLOCK GENERATOR AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 오실레이터(oscillator)와 같은 클럭 생성 회로(clock generator)에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자에는 내부전압 생성장치가 탑재되어 있으며, 내부 회로에 필요한 내부전압을 자체적으로 생성하여 사용하고 있다.
내부전압으로는 외부 전원전압보다 높은 전압레벨을 가지는 승압 전압(pumping voltage)과, 접지 전원전압보다 낮은 전압레벨을 가지는 기판 바이어스 전압(substrate vias voltage)과, 외부 전원전압과 접지 전원전압 사이의 전압레벨을 가지는 코어 전압, 및 페리 전압 등이 있다.
여기서, 승압 전압과 기판 바이어스 전압은 차지 펌핑(charge pumping) 동작을 통해 생성하는 것이 일반적이며, 이러한 내부전압 생성장치의 구성 요소에는 오 실레이터와 같은 클럭 생성 회로가 포함된다.
도 1은 일반적인 클럭 생성 회로를 설명하기 위한 회로도이다.
도 1을 참조하면, 클럭 생성 회로는 다수의 반전 지연부(110, 130, 150)를 구비하고 있으며, 다수의 반전 지연부(110, 130, 150) 각각은 동일한 구성을 가지고 있다.
설명의 편의를 위해 다수의 반전 지연부(110, 130, 150) 중 제1 반전 지연부(110)를 대표로 설명하기로 한다.
제1 반전 지연부(110)는 입력신호(IN)를 반전하기 위한 인버터(INV)와, 인버터(INV)의 출력신호에 RC 지연시간을 반영하기 위한 저항(R), 및 커패시터(C)를 구비한다. 그래서, 제1 반전 지연부(110)의 출력신호(OUT)는 입력신호(IN) 대비 반전 지연된 신호가 된다.
제1 반전 지연부(110)의 출력신호(OUT)는 제2 반전 지연부(130)에 입력되고, 제2 반전 지연부(130)의 출력신호는 다음 단의 반전 지연부(도시되지 않음.)에 입력되고, 여기서 출력된 출력신호는 제3 반전 지연부(150)에 입력되며, 제3 반전 지연부(150)의 출력신호는 다시 제1 반전 지연부(110)에 입력된다.
결국, 다수의 반전 지연부(110, 130, 150)를 포함하는 루프에는 일정한 주기를 가지며 토글링(toggling)하는 발진 신호가 발생한다.
예컨대, 사용하고자 하는 발진 신호(이하, "최종클럭신호"라 칭함.)가 제1 반전 지연부(110)의 출력신호(OUT)라고 한다면, 최종클럭신호(OUT)의 주기는 다수의 반전 지연부(110, 130, 150)에서 반영하는 지연시간에 대응된다. 즉, 지연시간 이 길어질수록 최종클럭신호(OUT)의 주기는 길어지게 된다.
한편, 최종클럭신호(OUT)의 주기는 클럭 생성 회로의 파워 소모와 밀접한 관계가 있다.
최종클럭신호(OUT)의 주기가 짧은 경우, 클럭 생성 회로 내에는 클럭의 스위칭(switching)이 빈번하게 발생하여 최종클럭신호(OUT)의 주기가 긴 경우보다 많은 양의 전류가 소모된다. 즉, 클럭 생성 회로는 회로 내에서 전달되는 클럭 신호의 주파수가 높아질수록 더 많은 전류를 소모하게 된다.
최근 반도체 소자는 고속화, 저전력화를 이루기 위한 방향으로 발전하고 있으며, 고속화를 이루기 위한 일환으로 반도체 소자는 점점 높은 주파수에 응답하여 동작하게끔 설계된다. 이에 발맞추어 클럭 생성 회로도 점점 고주파수의 최종클럭신호(OUT)를 생성하며, 점점 많은 전류를 소모하게 되었다.
본 명세서에서는 원하는 고주파수의 최종클럭신호(OUT)를 생성하면서, 저전력화를 이룰 수 있는 회로를 제안하고자 한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 서로 예정된 위상만큼 차이를 가지는 저주파의 다수의 기준클럭신호를 이용하여 고주파수의 최종클럭신호를 생성할 수 있는 클럭 생성 회로를 제공하는데 그 목적이 있다.
또한, 다수의 기준클럭신호 중 일부 기준클럭신호의 스큐 특성을 보상하여 원하는 주파수를 가지며 정확한 듀티(duty) 비를 가지는 최종클럭신호를 생성할 수 있는 클럭 생성 회로를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 서로 예정된 위상만큼 차이를 가지는 다수의 기준클럭신호를 생성하는 기준클럭신호 생성수단과, 상기 다수의 기준클럭신호의 클럭 에지에 대응하며, 상기 기준클럭신호의 주파수보다 높은 주파수를 가지는 최종클럭신호를 생성하는 최종클럭신호 생성수단을 구비하는 클럭 생성 회로가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 서로 예정된 위상만큼 차이를 가지는 다수의 기준클럭신호를 생성하는 기준클럭신호 생성수단; 상기 다수의 기준클럭신호 중 일부 기준클럭신호의 스큐 특성을 보상하는 스큐보상수단; 및 상기 보상수단의 출력신호와 이에 대응하는 기준클럭신호의 클럭 에지에 대 응하며, 상기 기준클럭신호의 주파수보다 높은 주파수를 가지는 최종클럭신호를 생성하는 최종클럭신호 생성수단을 구비하는 클럭 생성 회로가 제공된다.
상기 목적을 달성하기 위한 본 발명의 또 다른 측면에 따르면, 서로 예정된 위상만큼 차이를 가지는 다수의 기준클럭신호를 생성하는 단계; 상기 다수의 기준클럭신호 중 일부 기준클럭신호의 스큐 특성을 보상하는 단계; 및 상기 일부 기준클럭신호에 대응되는 신호와 이에 대응하는 기준클럭신호의 클럭 에지에 대응하며, 상기 기준클럭신호의 주파수보다 높은 주파수를 가지는 최종클럭신호를 생성하는 단계를 포함하는 클럭 생성 회로의 구동 방법이 제공된다.
본 발명은 서로 예정된 위상만큼 차이를 가지며 저주파수의 다수의 기준클럭신호를 이용하여 원하는 고주파수의 최종클럭신호를 생성할 수 있다. 여기서, 기준클럭신호 생성부의 루프에는 저주파수의 기준클럭신호가 전달되기 때문에, 기준클럭신호 생성부에서는 저주파수에 따른 전류 소모만 발생하여 결국, 고주파수의 최종클럭신호를 생성하는데 있어서 전력소모를 최소화할 수 있다.
또한, 다수의 기준클럭신호 중 일부 기준클럭신호의 스큐 특성을 보상하고, 이를 이용하여 최종클럭신호의 듀티 비를 최적화할 수 있다.
본 발명은 클럭 생성 회로를 저주파수로 동작시켜 줌으로써, 최소한의 전류 소모가 발생하며, 원하는 고주파수의 최종클럭신호를 생성할 수 있는 효과를 얻을 수 있다.
또한, 다수의 기준클럭신호 중 일부 기준클럭신호의 스큐 특성을 보상하여 최종클럭신호의 듀티 비를 최적화함으로써, 최종클럭신호는 물론 이용하는 다른 회로의 신뢰성도 높여 줄 수 있는 효과를 얻을 수 있다.
또한, 원하는 주파수의 최종클럭신호를 생성하는데 있어서 최소한의 전원을 필요로함으로써, 이 전원에 걸리는 로딩을 효율적으로 분산하여 설계할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 클럭 생성 회로를 설명하기 위한 도면이다.
도 2를 참조하면, 클럭 생성 회로는 기준클럭신호 생성부(210)와, 최종클럭신호 생성부(230)를 구비할 수 있다.
기준클럭신호 생성부(210)는 서로 예정된 위상만큼 차이를 가지는 다수의 기준클럭신호(CLK_P0, CLK_P45, CLK_P90, CLK_P135, CLK_P180, CLK_P225, CLK_P270, CLK_P315)를 생성하기 위한 것으로, 제1 내지 제4 기준클럭신호 생성부(211, 213, 215, 217)를 구비할 수 있다.
여기서, 제1 내지 제4 기준클럭신호 생성부(211, 213, 215, 217)는 예정된 위상만큼에 대응하는 지연시간을 가지는 지연 회로로서, 차동으로 입력되는 신호에 대응하여 차동으로 출력하는 차동 증폭 회로를 구비할 수 있다.
도 3은 제1 내지 제4 기준클럭신호 생성부(211, 213, 215, 217) 중 어느 하나를 설명하기 위한 회로도이다.
도 3에는 제1 및 제2 입력단(IN1, IN2)을 통해 해당하는 기준클럭신호를 차동으로 입력받기 위한 입력부(310)와, 해당하는 기준클럭신호에 대응하여 제1 및 제2 출력단(OUT1, OUT2)을 통해 차동으로 출력하는 출력부(330)를 구비할 수 있다.
제1 입력단(IN1)에 입력되는 기준클럭신호와 제2 입력단(IN2)에 입력되는 기준클럭신호는 서로 반대 위상을 가지며, 제1 출력단(OUT1)을 통해 출력되는 기준클럭신호와 제2 출력단(OUT2)을 통해 출력되는 기준클럭신호 역시 서로 반대 위상을 가지게 된다.
예컨대, 제1 입력단(IN1)을 통해 논리'로우(low)' 에서 논리'하이(high)'로 천이하는 신호가 입력된다고 가정하면, 제1 NMOS 트랜지스터(NM1)가 점점 턴 온(turn on)되어 제1 출력단(OUT1)의 전압레벨은 낮아지게 된다. 이에 따라 제2 PMOS 트랜지스터(PM2)가 턴 온되어 제2 출력단(OUT2)의 전압레벨은 높아지게 된다. 반대로, 제2 입력단(IN2)을 통해 논리'로우'에서 논리'하이'로 천이하는 신호가 입력된다고 가정하면, 제2 NMOS 트랜지스터(NM2)가 점점 턴 온되어 제2 출력단(OUT2)의 전압레벨은 낮아지게 되고, 제1 PMOS 트랜지스터(PM1)가 턴 온 되어 제1 출력단(OUT1)의 전압레벨은 높아지게 된다. 즉, 제1 입력단(IN1)을 통해 입력된 기준클럭신호는 예정된 위상만큼에 대응하는 지연시간 이후에 제2 출력단(OUT2)을 통 해 출력되고, 제2 입력단(IN2)을 통해 입력된 기준클럭신호는 예정된 위상만큼에 대응하는 지연시간 이후에 제1 출력단(OUT1)을 통해 출력된다.
다시 도 2를 참조하면, 제1 내지 제4 기준클럭신호 생성부(211, 213, 215, 217)는 각각 45°만큼에 대응하는 지연시간을 각각에 입력되는 기준클럭신호에 반영할 수 있다.
다시 설명하면, 제1 기준클럭신호 생성부(211)는 제1 기준클럭신호(CLK_P0)와 제5 기준클럭신호(CLK_P180)를 입력받아 각각 45°만큼의 위상차이를 가지는 제2 기준클럭신호(CLK_P45)와 제6 기준클럭신호(CLK_P225)를 생성한다. 제2 기준클럭신호 생성부(213)는 제2 기준클럭신호(CLK_P45)와 제6 기준클럭신호(CLK_P225)를 입력받아 각각 45°만큼의 위상차이를 가지는 제3 기준클럭신호(CLK_P90)와 제7 기준클럭신호(CLK_P270)를 생성한다. 제3 기준클럭신호 생성부(215)는 제3 기준클럭신호(CLK_P90)와 제7 기준클럭신호(CLK_P270)를 입력받아 각각 45°만큼의 위상차이를 가지는 제4 기준클럭신호(CLK_P135)와 제8 기준클럭신호(CLK_P315)를 생성한다. 제4 기준클럭신호 생성부(217)는 제4 기준클럭신호(CLK_P135)와 제8 기준클럭신호(CLK_P315)를 입력받아 각각 45°만큼의 위상차이를 가지는 제1 기준클럭신호(CLK_P0)와 제5 기준클럭신호(CLK_P180)를 생성한다.
그래서, 제3 기준클럭신호(CLK_P90)는 제1 기준클럭신호(CLK_P0)와 90°만큼 위상차이를 가지고, 제5 기준클럭신호(CLK_P180)는 제1 기준클럭신호(CLK_P0)와 180°만큼 위상차이를 가지며, 제7 기준클럭신호(CLK_P270)는 제1 기준클럭신호(CLK_P0)와 270°만큼 위상차이를 가지게 된다. 즉, 제1 및 제5 기준 클럭신호(CLK_P0, CLK_P180)는 제1 및 제2 기준클럭신호 생성부(211, 213)를 거쳐 각각 90°만큼 위상 지연된 제3 및 제7 기준클럭신호(CLK_P90, CLK_P270)가 되고, 제3 및 제7 기준클럭신호(CLK_P90, CLK_P270)는 제3 및 제4 기준클럭신호 생성부(215, 217)를 거쳐 각각 90°만큼 위상 지연된 제1 및 제5 기준클럭신호(CLK_P0, CLK_P180)가 된다.
본 발명에 따르면, 원하는 최종클럭신호(CLK_FIN)보다 낮은 주파수의 제1 내지 제8 기준클럭신호(CLK_P0, CLK_P45, CLK_P90, CLK_P135, CLK_P180, CLK_P225, CLK_P270, CLK_P315)를 이용하여 원하는 고주파수의 최종클럭신호(CLK_FIN)를 생성하는 것이 가능하다. 여기서, 기준클럭신호 생성부(210)의 루프에는 저주파수의 제1 내지 제8 기준클럭신호(CLK_P0, CLK_P45, CLK_P90, CLK_P135, CLK_P180, CLK_P225, CLK_P270, CLK_P315)가 전달되기 때문에, 기준클럭신호 생성부(210)는 저주파수에 대응하는 전류를 소모하게 된다.
한편, 최종클럭신호 생성부(230)는 제1 내지 제8 기준클럭신호(CLK_P0, CLK_P45, CLK_P90, CLK_P135, CLK_P180, CLK_P225, CLK_P270, CLK_P315) 중 제1 기준클럭신호(CLK_P0)와 제3 기준클럭신호(CLK_P90)와 제5 기준클럭신호(CLK_P180) 및 제7 기준클럭신호(CLK_P270)의 클럭 에지에 대응하며 기준클럭신호의 주파수보다 높은 주파수를 가지는 최종클럭신호(CLK_FIN)를 생성하기 위한 것으로, 제1 클럭신호 생성부(NAND1)와, 제2 클럭신호 생성부(NAND2), 및 최종클럭신호 출력부(NAND3)를 구비할 수 있다.
제1 클럭신호 생성부(NAND1)는 제1 기준클럭신호(CLK_P0)와 제7 기준클럭신 호(CLK_P270)를 입력받아 제1 클럭신호(CLK1)를 출력하고, 제2 클럭신호 생성부(NAND2)는 제3 기준클럭신호(CLK_P90)와 제5 기준클럭신호(CLK_P180)를 입력받아 제2 클럭신호(CLK2)를 출력하며, 최종클럭신호 출력부(NAND3)는 제1 클럭신호(CLK1)와 제2 클럭신호(CLK2)를 입력받아 최종클럭신호(CLK_FIN)를 출력한다.
여기서, 최종클럭신호 생성부(230)에 입력된 제1 기준클럭신호(CLK_P0)와 제3 기준클럭신호(CLK_P90)와 제5 기준클럭신호(CLK_P180) 및 제7 기준클럭신호(CLK_P270)는 주파수가 2배인 최종클럭신호(CLK_FIN)를 생성하기 위하여 사용된 조합으로, 제2 기준클럭신호(CLK_P45)와 제4 기준클럭신호(CLK_P135)와 제6 기준클럭신호(CLK_P225) 및 제8 기준클럭신호(CLK_P315)와 같은 다른 조합을 사용하여도 된다. 또한, 이를 응용하여 주파수가 4배 또는 그 이상의 주파수를 가지는 최종클럭신호(CLK_FIN)를 생성하는 것도 가능할 것이다.
도 4는 도 2의 최종클럭신호 생성부(230)에 입/출력되는 신호를 설명하기 위한 파형도이다.
도 4에는 제1 기준클럭신호(CLK_P0)와, 제3 기준클럭신호(CLK_P90)와, 제5 기준클럭신호(CLK_P180)와, 제7 기준클럭신호(CLK_P270)와, 제1 클럭신호(CLK1)와, 제2 클럭신호(CLK2) 및 최종클럭신호(CLK_FIN)가 도시되어 있다.
다시 설명하면, 제3 기준클럭신호(CLK_P90)는 제1 기준클럭신호(CLK_P0)와 90°만큼 위상차이를 가지고, 제5 기준클럭신호(CLK_P180)는 제1 기준클럭신호(CLK_P0)와 180°만큼 위상차이를 가지며, 제7 기준클럭신호(CLK_P270)는 제1 기준클럭신호(CLK_P0)와 270°만큼 위상차이를 가진다.
제1 클럭신호(CLK1)는 제1 기준클럭신호(CLK_P0)와 제7 기준클럭신호(CLK_P270)를 부정 논리 곱 연산한 신호이고, 제2 클럭신호(CLK2)는 제3 기준클럭신호(CLK_P90)와 제5 기준클럭신호(CLK_P180)를 부정 논리 곱 연산한 신호이다. 그리고, 최종클럭신호(CLK_FIN)는 제1 클럭신호(CLK1)와 제2 클럭신호(CLK2)를 부정 논리 곱 한 신호이다.
도면에서 알 수 있듯이, 최종클럭신호(CLK_FIN)의 주파수는 제1 내지 제8 기준클럭신호(CLK_P0, CLK_P45, CLK_P90, CLK_P135, CLK_P180, CLK_P225, CLK_P270, CLK_P315)의 주파수의 2배가 된다.
결국, 종래의 클럭 생성 회로는 원하는 고주파수의 클럭 신호를 생성하기 위하여 그에 대응하는 전류 소모를 발생하던 것에 반하여, 본 발명의 클럭 생성 회로는 그 절반에 해당하는 저주파수의 기준클럭신호를 이용하여 원하는 고주파수의 최종클럭신호(CLK_FIN)를 생성하기 때문에, 저주파수에 대응하는 전류 소모를 발생한다. 물론 최종클럭신호 생성부(230)에서 추가로 소모되는 전류가 있지만, 이는 기준클럭신호 생성부(210)에서 절약한 전류에 비하면 미비한 정도이다.
한편, 요즈음에는 반도체 소자의 동작 주파수가 기가 헤르쯔(GHz) 이상까지 높아지고 있으며, 이에 따라 반도체 소자가 높은 주파수의 클럭 신호에 응답하여 정확하게 동작하려면 클럭 신호의 품질이 매우 중요하다고 할 수 있다. 여기서, 클럭 신호의 품질은 클럭 신호의 논리'하이(high)'구간과 논리'로우(low)'구간의 비 율인 듀티(duty) 비를 의미한다. 듀티 비가 50:50인 경우가 좋은 품질의 클럭 신호라고 할 수 있다.
일반적으로 도 3과 같은 차동 증폭 회로는 구조상 제1 및 제2 출력단(OUT1, OUT2)을 통해 출력되는 기준클럭신호의 폴링 시간(기준클럭신호가 논리'하이'에서 논리'로우'로 천이하는 시간을 의미함.)이 라이징 시간(기준클럭신호가 논리'로우'에서 논리'하이'로 천이하는 시간을 의미함.)보다 짧게 된다. 때문에, 도 4와 같이 최종클럭신호(CLK_FIN)의 논리'하이'구간이 논리'로우'구간보다 짧게 된다. 즉, 듀티 비가 틀어지게 된다.
도 5는 본 발명에 따라 도 4의 틀어진 듀티 비를 보정할 수 있는 클럭 생성 회로를 설명하기 위한 도면이다.
도 5를 참조하면, 클럭 생성 회로는 기준클럭신호 생성부(510)와, 스큐보상부(530), 및 최종클럭신호 생성부(550)를 구비할 수 있다.
기준클럭신호 생성부(510)는 도 2에서와 마찬가지로 서로 예정된 위상만큼 차이를 가지는 다수의 기준클럭신호(CLK_P0, CLK_P45, CLK_P90, CLK_P135, CLK_P180, CLK_P225, CLK_P270, CLK_P315)를 생성하기 위한 것으로, 제1 내지 제4 기준클럭신호 생성부(511, 513, 515, 517)를 구비할 수 있다.
제1 내지 제4 기준클럭신호 생성부(211, 213, 215, 217)는 예정된 위상만큼에 대응하는 지연시간을 가지는 지연 회로로서, 차동으로 입력되는 신호에 대응하여 차동으로 출력하는 차동 증폭 회로를 구비할 수 있다. 제1 내지 제4 기준클럭신호 생성부(511, 513, 515, 517) 각각은 도 3과 같이 제1 및 제2 입력단(IN1, IN2) 을 통해 해당하는 기준클럭신호를 차동으로 입력받기 위한 입력부(310)와, 해당하는 기준클럭신호에 대응하여 제1 및 제2 출력단(OUT1, OUT2)을 통해 차동으로 출력하는 출력부(330)를 구비할 수 있다.
그래서, 제1 내지 제4 기준클럭신호 생성부(511, 513, 515, 517)는 각각 45°만큼에 대응하는 지연시간을 각각에 입력되는 기준클럭신호에 반영하여 출력할 수 있다.
다시 설명하면, 제1 기준클럭신호 생성부(511)는 제1 기준클럭신호(CLK_P0)와 제5 기준클럭신호(CLK_P180)를 입력받아 각각 45°만큼의 위상차이를 가지는 제2 기준클럭신호(CLK_P45)와 제6 기준클럭신호(CLK_P225)를 생성한다. 제2 기준클럭신호 생성부(513)는 제2 기준클럭신호(CLK_P45)와 제6 기준클럭신호(CLK_P225)를 입력받아 각각 45°만큼의 위상차이를 가지는 제3 기준클럭신호(CLK_P90)와 제7 기준클럭신호(CLK_P270)를 생성한다. 제3 기준클럭신호 생성부(515)는 제3 기준클럭신호(CLK_P90)와 제7 기준클럭신호(CLK_P270)를 입력받아 각각 45°만큼의 위상차이를 가지는 제4 기준클럭신호(CLK_P135)와 제8 기준클럭신호(CLK_P315)를 생성한다. 제4 기준클럭신호 생성부(517)는 제4 기준클럭신호(CLK_P135)와 제8 기준클럭신호(CLK_P315)를 입력받아 각각 45°만큼의 위상차이를 가지는 제1 기준클럭신호(CLK_P0)와 제5 기준클럭신호(CLK_P180)를 생성한다.
결국, 제3 기준클럭신호(CLK_P90)는 제1 기준클럭신호(CLK_P0)와 90°만큼 위상차이를 가지고, 제5 기준클럭신호(CLK_P180)는 제1 기준클럭신호(CLK_P0)와 180°만큼 위상차이를 가지며, 제7 기준클럭신호(CLK_P270)는 제1 기준클럭신호(CLK_P0)와 270°만큼 위상차이를 가지게 된다. 즉, 제1 및 제5 기준클럭신호(CLK_P0, CLK_P180)는 제1 및 제2 기준클럭신호 생성부(511, 513)를 거쳐 각각 90°만큼 위상 지연된 제3 및 제7 기준클럭신호(CLK_P90, CLK_P270)가 되고, 제3 및 제7 기준클럭신호(CLK_P90, CLK_P270)는 제3 및 제4 기준클럭신호 생성부(515, 517)를 거쳐 각각 90°만큼 위상 지연된 제1 및 제5 기준클럭신호(CLK_P0, CLK_P180)가 된다.
본 발명에 따르면, 도 2와 비교하여 스큐보상부(530)를 추가적으로 구비함으로써 안정적인 듀티 비를 가지는 최종클럭신호(CLK_FIN)를 생성할 수 있다.
이하, 스큐보상부(530)에 대하여 설명하기로 한다.
스큐보상부(530)는 제1 기준클럭신호(CLK_P0)의 스큐 특성을 보상하기 위한 제1 스큐보상부(INV1)와, 제5 기준클럭신호(CLK_P180)의 스큐 특성을 보상하기 위한 제2 스큐보상부(INV2)를 구비할 수 있다. 여기서, 제1 스큐보상부(INV1)는 제1 기준클럭신호(CLK_P0)를 입력받아 반전하여 출력하고, 제2 스큐보상부(INV2)는 제5 기준클럭신호(CLK_P180)를 입력받아 반전하여 출력한다.
한편, 최종클럭신호 생성부(550)는 제1 및 제2 스큐보상부(INV1, INV2)의 출력신호(CLK_P0B, CLK_P180B)와 제3 기준클럭신호(CLK_P90)와 제7 기준클럭신호(CLK_P270)에 대응하며 기준클럭신호의 주파수보다 높은 주파수를 가지는 최종클럭신호(DTC_CLK_FIN)를 생성하기 위한 것으로, 제1 클럭신호 생성부(NAND4)와, 제2 클럭신호 생성부(NAND5), 및 최종클럭신호 출력부(NAND6)를 구비할 수 있다.
제1 클럭신호 생성부(NAND4)는 제1 스큐보상부(INV1)의 출력신호(CLK_P0B)와 제7 기준클럭신호(CLK_P270)를 입력받아 제1 클럭신호(SQ_CLK1)를 출력하고, 제2 클럭신호 생성부(NAND5)는 제3 기준클럭신호(CLK_P90)와 제2 스큐보상부(INV2)의 출력신호(CLK_P180B)를 제2 클럭신호(SQ_CLK2)를 출력하며, 최종클럭신호 출력부(NAND6)는 제1 클럭신호(SQ_CLK1)와 제2 클럭신호(SQ_CLK2)를 입력받아 최종클럭신호(DTC_CLK_FIN)를 출력한다.
도 6은 도 5의 최종클럭신호 생성부(550)에 입/출력되는 신호와 제1 및 제2 스큐보상부(INV1, INV2)의 출력신호를 설명하기 위한 파형도이다.
도 6에는 제1 기준클럭신호(CLK_P0)와, 제1 스큐보상부(INV1)의 출력신호(CLK_P0B)와, 제3 기준클럭신호(CLK_P90)와, 제5 기준클럭신호(CLK_P180)와, 제2 스큐보상부(INV2)의 출력신호(CLK_P180B)와, 제7 기준클럭신호(CLK_P270)와, 제1 클럭신호(SQ_CLK1)와, 제2 클럭신호(SQ_CLK2) 및 최종클럭신호(DTC_CLK_FIN)가 도시되어 있다.
다시 설명하면, 제3 기준클럭신호(CLK_P90)는 제1 기준클럭신호(CLK_P0)와 90°만큼 위상차이를 가지고, 제5 기준클럭신호(CLK_P180)는 제1 기준클럭신호(CLK_P0)와 180°만큼 위상차이를 가지며, 제7 기준클럭신호(CLK_P270)는 제1 기준클럭신호(CLK_P0)와 270°만큼 위상차이를 가진다.
그래서, 제1 클럭신호(SQ_CLK1)는 제1 스큐보상부(INV1)의 출력신호(CLK_P0B)와 제7 기준클럭신호(CLK_P270)를 부정 논리 곱 연산한 신호이고, 제2 클럭신호(SQ_CLK2)는 제3 기준클럭신호(CLK_P90)와 제2 스큐보상부(INV2)의 출력신호(CLK_P180B)를 부정 논리 곱 연산한 신호이다. 그리고, 최종클럭신호(DTC_CLK_FIN)는 제1 클럭신호(SQ_CLK1)와 제2 클럭신호(SQ_CLK2)를 부정 논리 곱 한 신호이다.
도면에서 알 수 있듯이, 제1 클럭신호(SQ_CLK1)와 제2 클럭신호(SQ_CLK2)는 제1 및 제2 스큐보상부(INV1, INV2)의 반전동작에 의하여 스큐 특성이 동일하게 나타난다.
그래서, 최종클럭신호(DTC_CLK_FIN)의 주파수는 제1 내지 제8 기준클럭신호(CLK_P0, CLK_P45, CLK_P90, CLK_P135, CLK_P180, CLK_P225, CLK_P270, CLK_P315)의 주파수의 2배가 되고, 논리'하이'구간과 논리'로우'구간이 50:50인 듀티 비를 가지는 신호가 된다.
여기서는 최종클럭신호(DTC_CLK_FIN)의 라이징 에지와 폴링 에지는 차동 증폭 회로의 구조상 특징인 느리게 천이하는 라이징 시간에 맞추어 출력된다. 즉, 제1 클럭신호(SQ_CLK1)의 라이징 에지와 폴링 에지는 모두 느리게 천이하는 라이징 시간에 맞추어 출력되며, 제2 클럭신호(SQ_CLK2)의 라이징 에지와 폴링 에지도 모두 느리게 천이하는 라이징 시간에 맞추어 출력된다. 때문에, 최종클럭신호(DTC_CLK_FIN)는 50:50의 듀티 비를 가지게 된다.
또한, 최종클럭신호(DTC_CLK_FIN)의 라이징 에지와 폴링 에지를 차동 증폭 회로의 구조상 특징인 빠르게 천이하는 폴링 시간에 맞추는 것도 가능하다. 즉, 제1 기준클럭신호(CLK_P0)와 제7 기준클럭신호(CLK_P270)의 반전신호를 이용하여 제1 클럭신호(SQ_CLK1)를 생성하고, 제5 기준클럭신호(CLK_P180)와 제3 기준클럭신호(CLK_P90)의 반전신호를 이용하여 제2 클럭신호(SQ_CLK2)를 생성하면, 제1 클럭신호(SQ_CLK1)의 라이징 에지와 폴링 에지는 모두 빠르게 천이하는 폴링 시간에 맞추어 출력되며, 제2 클럭신호(SQ_CLK2)의 라이징 에지와 폴링 에지는 모두 빠르게 천이하는 폴링 시간에 맞추어 출력된다. 때문에, 최종클럭신호(DTC_CLK_FIN)는 50:50의 듀티 비를 가지게 된다.
전술한 바와 같이, 본 발명에 따른 클럭 생성 회로는 저주파수의 다수의 기준클럭신호를 이용하여 원하는 고주파수의 최종클럭신호를 생성하기 때문에, 저주파수의 기준클럭신호에 대응하는 전류를 소모한다. 이는 원하는 최종클럭신호를 생성하는데 있어서 종래보다 적은 전원을 사용할 수 있기 때문에 이 전원에 걸리는 로딩을 효율적으로 분산하여 설계할 수 있음을 의미한다. 또한, 다수의 기준클럭신호 중 일부 기준클럭신호의 스큐 특성을 보상하여 최종클럭신호가 50:50의 듀티 비를 가지게 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 기준클럭신호의 주파수보다 두 배의 주파수를 가지는 최종클럭신호를 생성하는 경우를 일례로 들어 설명하였으나, 본 발명은 두 배 이상의 주파수를 가지는 최종클럭신호를 생성하는 경우에도 적용할 수 있다.
도 1은 일반적인 클럭 생성 회로를 설명하기 위한 회로도.
도 2는 본 발명에 따른 클럭 생성 회로를 설명하기 위한 도면.
도 3은 제1 내지 제4 기준클럭신호 생성부 중 어느 하나를 설명하기 위한 회로도.
도 4는 도 2의 최종클럭신호 생성부에 입/출력되는 신호를 설명하기 위한 파형도.
도 5는 본 발명에 따라 도 4의 틀어진 듀티 비를 보정 할 수 있는 클럭 생성 회로를 설명하기 위한 도면.
도 6은 도 5의 최종클럭신호 생성부에 입/출력되는 신호와 제1 및 제2 스큐보상부의 출력신호를 설명하기 위한 파형도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 기준클럭신호 생성부 211 : 제1 기준클럭신호 생성부
213 : 제2 기준클럭신호 생성부 215 : 제3 기준클럭신호 생성부
217 : 제4 기준클럭신호 생성부 230 : 최종클럭신호 생성부

Claims (23)

  1. 서로 예정된 위상만큼 차이를 가지는 다수의 기준클럭신호를 생성하는 기준클럭신호 생성수단;
    상기 다수의 기준클럭신호의 클럭 에지에 대응하며, 상기 기준클럭신호의 주파수보다 높은 주파수를 가지는 최종클럭신호를 생성하는 최종클럭신호 생성수단; 및
    상기 다수의 기준클럭신호 중 일부 기준클럭신호의 스큐 특성을 보상하는 스큐보상수단
    을 구비하는 클럭 생성 회로.
  2. 제1항에 있어서,
    상기 기준클럭신호 생성수단은,
    상기 예정된 위상만큼에 대응하는 지연시간을 가지는 다수의 지연회로를 구비하는 것을 특징으로 하는 클럭 생성 회로.
  3. 제1항에 있어서,
    상기 기준클럭신호 생성수단은,
    상기 예정된 위상만큼에 대응하는 지연시간을 가지며, 차동으로 입력되는 신호에 대응하여 차동으로 출력하는 다수의 차동 증폭회로를 구비하는 것을 특징으로 하는 클럭 생성 회로.
  4. 제1항에 있어서,
    상기 다수의 기준클럭신호는 제1 기준클럭신호와, 상기 제1 기준클럭신호와 90°만큼 위상차이를 가지는 제2 기준클럭신호와, 상기 제1 기준클럭신호와 180°만큼 위상차이를 가지는 제3 기준클럭신호, 및 상기 제1 기준클럭신호와 270°만큼 위상차이를 가지는 제4 기준클럭신호를 포함하는 것을 특징으로 하는 클럭 생성 회로.
  5. 제4항에 있어서,
    상기 기준클럭신호 생성수단은,
    상기 제1 및 제3 기준클럭신호를 입력받아 상기 제2 및 제4 기준클럭신호로서 생성하는 제1 기준클럭신호 생성부와,
    상기 제2 및 제4 기준클럭신호를 입력받아 상기 제1 및 제3 기준클럭신호로서 생성하는 제2 기준클럭신호 생성부를 구비하는 것을 특징으로 하는 클럭 생성 회로.
  6. 제5항에 있어서,
    상기 제1 및 제2 기준클럭신호 생성부 각각은 입력되는 기준클럭신호 각각을 90°만큼 위상 지연시켜 출력하는 것을 특징으로 하는 클럭 생성 회로.
  7. 제4항에 있어서,
    상기 최종클럭신호 생성수단은,
    상기 제1 및 제4 기준클럭신호에 응답하여 제1 클럭신호를 생성하는 제1 클럭신호 생성부;
    상기 제2 및 제3 기준클럭신호에 응답하여 제2 클럭신호를 생성하는 제2 클럭신호 생성부; 및
    상기 제1 및 제2 클럭신호에 응답하여 상기 최종클럭신호를 출력하는 최종클럭신호 출력부를 구비하는 것을 특징으로 하는 클럭 생성 회로.
  8. 삭제
  9. 제4항에 있어서,
    상기 스큐보상수단은,
    상기 제1 기준클럭신호의 스큐 특성을 상기 제4 기준클럭신호의 스큐 특성과 동일하게 보상하는 제1 스큐보상부와,
    상기 제3 기준클럭신호의 스큐 특성을 상기 제2 기준클럭신호의 스큐 특성과 동일하게 보상하는 제2 스큐보상부를 구비하는 것을 특징으로 하는 클럭 생성 회로.
  10. 제9항에 있어서,
    상기 제1 스큐보상부는 상기 제1 기준클럭신호를 반전하는 것을 특징으로 하는 클럭 생성 회로.
  11. 제9항에 있어서,
    상기 제2 스큐보상부는 상기 제3 기준클럭신호를 반전하는 것을 특징으로 하는 클럭 생성 회로.
  12. 제9항에 있어서,
    상기 최종클럭신호 생성수단은,
    상기 제1 스큐보상부의 출력신호와 상기 제4 기준클럭신호에 응답하여 제1 클럭신호를 생성하는 제1 클럭신호 생성부;
    상기 제2 스큐보상부의 출력신호와 상기 제2 기준클럭신호에 응답하여 제2 클럭신호를 생성하는 제2 클럭신호 생성부; 및
    상기 제1 및 제2 클럭신호에 응답하여 상기 최종클럭신호를 출력하는 최종클럭신호 출력부를 구비하는 것을 특징으로 하는 클럭 생성 회로.
  13. 제12항에 있어서,
    상기 제1 클럭신호와 상기 제2 클럭신호는 스큐 특성이 서로 동일한 것을 특징으로 하는 클럭 생성 회로.
  14. 제1항에 있어서,
    상기 최종클럭신호의 주파수는 상기 기준클럭신호의 주파수의 2배인 것을 포함하는 것을 특징으로 하는 클럭 생성 회로.
  15. 서로 예정된 위상만큼 차이를 가지는 다수의 기준클럭신호를 생성하는 단계;
    상기 다수의 기준클럭신호 중 일부 기준클럭신호의 스큐 특성을 보상하는 단계; 및
    상기 일부 기준클럭신호에 대응되는 신호와 이에 대응하는 기준클럭신호의 클럭 에지에 대응하며, 상기 기준클럭신호의 주파수보다 높은 주파수를 가지는 최종클럭신호를 생성하는 단계
    를 포함하는 클럭 생성 회로의 구동 방법.
  16. 제15항에 있어서,
    상기 다수의 기준클럭신호를 생성하는 단계는,
    입력신호를 차동으로 입력받는 단계와,
    상기 입력신호에 대응하여 출력신호를 차동으로 출력하는 단계를 포함하며,
    상기 예정된 위상만큼에 대응하는 지연시간을 해당하는 입력신호에 반영하는 것을 특징으로 하는 클럭 생성 회로의 구동 방법.
  17. 제15항에 있어서,
    상기 다수의 기준클럭신호는 제1 기준클럭신호와, 상기 제1 기준클럭신호와 90°만큼 위상차이를 가지는 제2 기준클럭신호와, 상기 제1 기준클럭신호와 180°만큼 위상차이를 가지는 제3 기준클럭신호, 및 상기 제1 기준클럭신호와 270°만큼 위상차이를 가지는 제4 기준클럭신호를 포함하는 것을 특징으로 하는 클럭 생성 회로의 구동 방법.
  18. 제17항에 있어서,
    상기 다수의 기준클럭신호를 생성하는 단계는,
    상기 제1 및 제3 기준클럭신호를 입력받아 각각 상기 예정된 위상만큼 지연시켜 상기 제2 및 제4 기준클럭신호로서 출력하는 단계와,
    상기 제2 및 제4 기준클럭신호를 입력받아 각각 상기 예정된 위상만큼 지연시켜 상기 제1 및 제3 기준클럭신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 클럭 생성 회로의 구동 방법.
  19. 제17항에 있어서,
    상기 스큐 특성을 보상하는 단계는,
    상기 제1 기준클럭신호의 스큐 특성을 상기 제4 기준클럭신호의 스큐 특성과 동일하게 보상하는 단계와,
    상기 제3 기준클럭신호의 스큐 특성을 상기 제2 기준클럭신호의 스큐 특성과 동일하게 보상하는 단계를 포함하는 것을 특징으로 하는 클럭 생성 회로의 구동 방법.
  20. 제19항에 있어서,
    상기 제1 및 제3 기준클럭신호의 스큐 특성을 보상하는 단계는 각각 입력되는 신호를 반전하는 것을 특징으로 하는 클럭 생성 회로의 구동 방법.
  21. 제17항에 있어서,
    상기 최종클럭신호를 생성하는 단계는,
    상기 제1 기준클럭신호의 스큐 특성을 보상한 신호와 상기 제4 기준클럭신호에 응답하여 제1 클럭신호를 생성하는 단계;
    상기 제3 기준클럭신호의 스큐 특성을 보상한 신호와 상기 제2 기준클럭신호에 응답하여 제2 클럭신호를 생성하는 단계; 및
    상기 제1 및 제2 클럭신호에 응답하여 상기 최종클럭신호를 출력하는 단계를 포함하는 것을 특징으로 하는 클럭 생성 회로의 구동 방법.
  22. 제21항에 있어서,
    상기 제1 클럭신호와 상기 제2 클럭신호는 스큐 특성이 서로 동일한 것을 특징으로 하는 클럭 생성 회로의 구동 방법.
  23. 제15항에 있어서,
    상기 최종클럭신호의 주파수는 상기 기준클럭신호의 주파수의 2배인 것을 포함하는 것을 특징으로 하는 클럭 생성 회로의 구동 방법.
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