KR20050102485A - 펄스 발생기 - Google Patents

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KR20050102485A KR1020040027889A KR20040027889A KR20050102485A KR 20050102485 A KR20050102485 A KR 20050102485A KR 1020040027889 A KR1020040027889 A KR 1020040027889A KR 20040027889 A KR20040027889 A KR 20040027889A KR 20050102485 A KR20050102485 A KR 20050102485A
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Abstract

본 발명은 입력신호의 주파수와 무관하게 일정한 펄스 폭을 갖는 신호를 출력하는 내부 펄스 발생기에 관한 것이다.
본 발명의 펄스 발생기는 전원전압과 접지사이에 직렬로 연결된 PMOS 트랜지스터(P82)와 PMOS 트랜지스터(P83)와 NMOS 트랜지스터(N83)와, NMOS 트랜지스터(N83)의 드레인인 노드(a)와 출력단자(out)사이에 연결된 래치(INV84, INV85) 및 인버터(INV86)와, PMOS 트랜지스터(P83)와 NMOS 트랜지스터(N83)의 공통 게이트인 노드(b)와 출력단자(out)사이에 연결된 Y 시간 지연부(82)를 구비한다.

Description

펄스 발생기{A pulse generator}
본 발명은 입력신호의 주파수와 무관하게 일정한 펄스 폭을 갖는 신호를 출력하는 내부 펄스 발생기에 관한 것이다.
일반적으로, 싱크로노스 반도체 장치는 반도체 장치의 컨트롤러로부터 출력되는 외부 클락신호에 동기되어 동작한다. 이러한 동작은 싱크로노스 메모리 장치에도 동일하게 적용된다. 즉, 싱크로노스 메모리 장치는 메모리 컨트롤러로부터 출력되는 외부 클락신호에 동기되어 동작한다. 동작에 있어서, 외부 클락신호를 수신한 메모리 장치는 내부 동작의 수행에 필요한 내부 클락신호를 별도로 생성하는 것이 일반적이다.
도 1a는 메모리 컨트롤러로부터 출력되는 100Mhz의 외부 클락신호와 메모리 장치에서 생성된 내부 클락신호를 도시한다. 도 1a에서, CLK 는 외부클락 신호를 나타내고, CLKB 는 CLK의 위상과 반대인 신호를 나타낸다. 도시된 바와같이, 외부 클락신호를 수신한 메모리 장치는 내부 동작에 사용되는 내부 클락신호를 생성한다.
일반적으로, 메모리 장치에서 사용되는 내부 클락신호를 별도로 발생시키는 이유는 다음과 같다.
도 1a에서, 100Mhz의 외부클락신호의 주기는 10ns이므로, 그 반주기는 5ns이다. 만약, 외부 클락신호를 버퍼링하여 그대로 사용하는 경우를 가정하여 보자. 예컨대, 트랜지스터의 게이트에 내부 클락신호를 인가하여 트랜지스터를 인에이블시키는 동작의 경우, 5ns동안 트랜지스터는 인에이블 상태를 유지할 것이다. 그러나, 일반적으로 내부 동작을 위하여 5ns 동안 트랜지스터를 액티브 상태로 유지할 필요가 있는 경우는 많지 않다. 따라서, 이 경우, 불필요한 전력 소모를 초래할 것이다.
또한, 외부클락신호가 저주파수인 경우, 펄스 폭이 짭은 내부 펄스를 사용함으로써, 1 주기동안 복수개의 동작을 순차적으로 수행할 수 있다.
이러한 이유로 인하여 메모리 장치는 액티브 동작에 필요한 시간 동안만 인에이블되는 내부 클락신호를 별도로 생성하여 사용하는 것이다. 참고로, 내부 클락신호의 발생을 위하여, 메모리 장치는 펄스 발생기를 구비하는 것이 일반적이다.
그런데, 펄스 발생기로부터 출력되는 펄스 신호(즉, 내부 클락신호)의 펄스 폭은 일정하지 않는 경우가 많다. 도 1a에서는 이를 슬로우 신호(slow signal)와 패스트 신호(fast signal)로 표시하였다. 통상, 패스트 조건(fast condition)하에서 펄스 폭이 가장 작고, 슬로우 조건(slow condition)하에서의 펄스 폭은 패스트 조건하에서의 펄스 폭의 2배 정도이다. 이처럼, 내부 클락신호의 펄스 폭이 일정하지 않은 이유는 공정, 전압, 온도 등의 변동에 펄스 발생기의 동작 특성이 달라지기 때문이다.
그런데, 도 1b와 같이, 외부 클락신호의 주파수가 일정 수준이상으로 높아지면 펄스 발생기를 이용하여 별도의 내부 클락신호를 발생하는 것이 매우 어려워 진다.
예컨대, 도 1b에서와 같이, 외부클락신호의 주파수가 약 700Mhz 인 경우, 외부 클락신호의 주기는 약 1.4ns이고 그 반주기는 약 0.715ns이다. 그런데, 이처럼 짧은 주기를 갖는 펄스 신호를 펄스 발생기를 이용하여 발생하기는 매우 어렵다.
예컨대. 펄스 발생기를 이용하여 700Mhz 의 내부 클락신호를 생성하는 경우를 살펴보자.
전술한 바와같이, 펄스 발생기는 공정 변수에 의하여 그 출력신호의 펄스 폭이 달라진다. 따라서, 패스트 조건하에서 펄스 신호의 하이 레벨 구간을 0,715ns로 맞추는 경우, 슬로우 조건하에서 펄스 신호의 하이 레벨 구간은 패스트 조건의 약 2 배이므로 약 1.4ns 가 될 것이다. 결과적으로, 펄스 신호의 로우 레벨 구간이 사실상 없어지는 결과가 되어 정상적인 펄스 신호로서의 기능을 하지 못하게 된다. 반면에, 0.715ns을 슬로우 조건에 맞추면, 패스트 조건하에서 펄스 폭의 하이 레벨 구간은 약 0.3ns 정도가 될 것이다. 그런데, 하이 레벨구간이 0.3ns 정도인 펄스 신호는 사실상 글리치 신호(glitch signal)에 가까우므로 정상 동작을 할 수 없게 되는 문제점이 있다.
도 2는 외부 클락신호(CLK, CLKB)를 수신하여 내부 클락을 생성하는 종래 펄스 발생기의 일예를 도시한다. 도 2의 신호 파형의 일예는 도 1a에 도시되어 있다.
도 2에서, 버퍼 기능을 갖는 리시버(receiver)의 출력신호를 수신하는 펄스 발생기는 소정 펄스 폭을 갖는 내부 펄스 신호를 출력한다. 이와같이, 펄스 발생기를 이용하여 내부 동작에 필요한 내부 펄스신호를 생성하는 회로를 펄스 기반 장치(pulse base device)라고 한다. 반면에, 외부클락신호를 내부클락신호로 그대로 이용하는 경우를 클락 기반 장치라고 한다. 클락 기반 장치는 외부클락 신호의 주파수가 매우 높은 경우에 사용된다. 이에 대하여는 후술된다.
도 3은 외부클락신호의 주파수가 각각 100Mhz, 300Mhz, 700Mhz 인 경우, 내부 클락신호의 액티브 구간(하이 레벨 구간)을 나타낸 것이다. 도 3에서, slow, typ, fast 조건은 공정 변수의 변동에 따른 소자의 특성 차이를 나타내며, 이들 조건에 따라 내부 클락신호의 펄스 폭이 달라진다.
도 3에서, 외부클락신호의 주파수가 100Mhz 인 경우는 펄스 발생기를 사용하여 내부 클락신호를 생성하며, 주파수가 300Mhz, 700Mhz 등인 경우에는 펄스 발생기를 사용하지 않는 클락 기반 장치하에서의 펄스 신호의 펄스 폭을 나타낸다.
도 3에 도시된 바와같이, 종래의 경우에는 펄스 폭이 일정하지 않으며, 그 편차 또한 매우 크다는 것을 알 수 있다. 통상, 메모리 장치의 안정된 동작을 위하여, 메모리 장치의 내부에서 사용되는 내부 클락의 펄스 폭은 일정한 것이 바람직하다. 즉, 외부클락신호의 주파수가 변하더라도, 메모리 장치에서 사용하는 내부 클락신호의 펄스 폭은 일정한 것이 바람직하다
그런데, 종래의 경우에는 도 3에서와 같이, 외부클락신호의 주파수가 변동하는 경우, 내부클락신호의 펄스 폭이 변하는 것을 알 수 있다. 또한, 공정 변수의 변동에 따른 펄스 폭의 차이도 심하다는 것을 알 수 있다.
도 4a, 4b는 종래의 펄스 발생기의 일예이다.
도 4a, 4b에서, 일반적으로 입력신호(in)는 도 2의 리시버를 통과한 신호에 대응하며, 출력신호(out)은 도 2의 펄스 발생기의 출력신호에 대응한다. 따라서, 출력신호(out)는 전술한 내부 클락신호에 대응한다.
도 4a, 4b에서, Y 시간 지연부는 지연부에 인가되는 신호를 Y 시간 지연시켜 출력한다.
도 4c는 입력신호(in)의 펄스 폭이 긴 경우의 파형도를 나타내고, 도 4d는 입력신호(in)의 펄스 폭이 짧은 경우의 파형도를 나타낸다.
도 4c, 4d에서 알 수 있듯이, 도 4a, 4b에 인가되는 입력신호의 주파수가 낮은 경우(즉, 입력신호의 펄스 폭이 긴 경우)에는 설계자가 원하는 출력 파형을 얻을 수 있다(도 4c). 그러나, 도 4a, 4b에 인가되는 입력신호의 주파수가 높은 경우(즉, 입력신호의 펄스 폭이 짧은 경우)에는 도 4d에서와 같이 설계자가 원하는 출력 파형을 얻을 수 없다.
도 5a 종래의 펄스 발생기의 다른 일예이고, 도 5b, 5c는 입력신호의 주파수에 따른 출력 파형도를 나타낸다.
도시된 바와같이, 도 5a 회로의 경우에는 도 5a에 인가되는 입력신호의 주파수가 낮은 경우에는 설계자가 원하는 출력 파형을 얻을 수 있다(도 5b). 그러나, 도 5a에 인가되는 입력신호의 주파수가 높은 경우에는 도 5c에서와 같이 설계자가 원하는 출력 파형을 얻을 수 없다.
도 6a 종래의 펄스 발생기의 또 다른 일예이고, 도 6b, 6c는 입력신호의 주파수에 따른 출력 파형도를 나타낸다.
도시된 바와같이, 도 6a 회로의 경우에는 도 6a에 인가되는 입력신호의 높은 경우에는 설계자가 원하는 출력 파형을 얻을 수 있다(도 6c). 그러나, 도 6a에 인가되는 입력신호의 주파수가 낮은 경우에는 도 6b에서와 같이 설계자가 원하는 출력 파형을 얻을 수 없다.
이상에서 살펴 본 바와같이, 종래의 경우에는 입력신호(외부클락신호)의 주파수가 변동하는 경우, 설계자가 원하는 안정된 펄스 폭을 갖는 내부 펄스 신호를 생성하는 것이 매우 곤란함을 알 수 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 외부클락신호의 주파수가 낮은 경우에는 펄스 발생기를 이용하여 내부 펄스 신호를 발생시키고, 외부클락신호의 주파수가 높은 경우에는 외부클락신호를 그대로 내부클락신호로 사용하는 장치를 제공한다.
또한, 본 발명은 펄스 발생기에 인가되는 신호의 주파수와 무관하게 안정된 펄스 폭을 갖는 내부 클락신호를 출력할 수 있는 펄스 발생기를 제공한다.
본 발명에 따른 펄스 발생기의 제 1 실시예는 입력신호에 의하여 턴온/오프되는 제 1 구동부; 상기 제 1 구동부를 통하여 전달되는 제 1 전원전압을 홀딩하는 래치부; 상기 래치부의 출력신호를 수신하여 클락펄스를 발생하는 드리아버와, 상기 드라이버의 출력신호를 수신하여 소정 시간 지연시키는 지연부와, 상기 지연부의 출력신호에 의하여 턴온/오프되는 제 2 구동부를 구비하며, 상기 제 2 구동부가 턴온되면 상기 래치부는 제 2 전원전압을 홀딩하며, 상기 드라이버의 출력신호의 펄스 폭은 상기 입력신호의 주파수와 무관하게 항상 일정하다.
제 1 실시예에 있어서, 상기 제 1 전원전압은 접지전압이며, 상기 제 2 전원전압은 하이 레벨의 구동전압이다.
제 1 실시예에 있어서, 상기 지연부의 지연 시간은 조절 가능하다.
제 1 실시예에 있어서, 상기 제 1 구동부는 제 1 노드와 상기 제 2 전원전압사이에 직렬 연결된 제 1 및 제 2 NMOS 트랜지스터로 구성되며, 상기 제 2 구동부는 상기 제 1 전원전압과 상기 제 1 노드사이에 연결된 PMOS 트랜지스터로 구성되며, 상기 래치부는 상기 제 1 노드와 제 2 노드사이에 위치하며, 상기 제 2 노드는 상기 드라이버의 입력단과 연결되며, 상기 지연부의 출력신호는 상기 제 1 NMOS 트랜지스터의 게이트와 상기 PMOS 트랜지스터의 게이트에 인가되며, 상기 제 2 NMOS 트랜지스터의 게이트에 상기 입력신호가 인가된다.
본 발명에 따른 펄스 발생기의 제 2 실시예는 입력신호에 의하여 턴온/오프되는 제 1 구동부; 상기 제 1 구동부를 통하여 전달되는 제 1 전원전압을 홀딩하는 래치부; 상기 래치부의 출력신호를 수신하여 펄스 신호를 출력하는 드라이버와, 상기 드라이버의 출력신호를 수신하여 소정 시간 지연시키는 지연부와, 상기 지연부의 출력신호에 의하여 턴온/오프되는 제 2 구동부를 구비하며, 상기 제 2 구동부가 턴온되면 상기 래치부는 제 2 전원전압을 홀딩하며, 상기 드라이버의 출력신호의 펄스 폭은 상기 입력신호의 주파수와 무관하게 항상 일정하다.
제 2 실시예에 있어서, 상기 제 1 전원전압은 하이 레벨의 구동전압이며, 상기 제 2 전원전압은 접지전압이다.
제 2 실시예에 있어서, 상기 제 1 구동부는 상기 제 1 전원전압과 제 1 노드사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터로 구성되며, 상기 제 2 구동부는 상기 제 1 노드와 상기 제 2 전원전압사이에 연결된 NMOS 트랜지스터로 구성되며, 상기 래치부는 상기 제 1 노드와 제 2 노드사이에 위치하며, 상기 제 2 노드는 상기 드라이버의 입력단과 연결되며, 상기 지연부의 출력신호는 상기 제 2 PNMOS 트랜지스터의 게이트와 상기 NMOS 트랜지스터의 게이트에 인가되며, 상기 제 1 PMOS 트랜지스터의 게이트에 상기 입력신호의 반전신호가 인가된다.
본 발명에 따른 펄스 발생기의 제 3 실시예는 입력신호를 수신하여 일정한 펄스 폭의 출력신호를 발생하는 펄스 발생 수단과, 상기 펄스 발생 수단의 출력신호를 수신하여 일정 시간 지연시키는 제 1 지연부, 상기 펄스 발생 수단의 출력신호와 상기 지연부의 출력신호를 수신하는 노아 게이트와, 상기 펄스 발생 수단의 출력신호와 상기 지연부의 출력신호를 수신하는 낸드 게이트와, 상기 노아 게이트의 출력신호를 반전시키기 위한 제 1 인버터와, 상기 낸드 게이트의 출력신호를 반전시키시 위한 제 2 인버터를 구비하며, 상기 제 1 인버터와 제 2 인버터는 각각 제 1 및 제 2 펄스 신호를 출력한다.
제 3 실시예에 있어서, 상기 펄스 발생 수단은 상기 입력신호에 의하여 턴온/오프되는 제 1 구동부와, 상기 제 1 구동부를 통하여 전달되는 제 1 전원전압을 홀딩하는 래치부와, 상기 래치부의 출력신호를 반전시키는 인버터와, 상기 인버터의 출력신호를 수신하여 소정 시간 지연시키는 제 2 지연부와, 상기 제 2 지연부의 출력신호에 의하여 턴온/오프되는 제 2 구동부를 구비하며, 상기 제 2 구동부가 턴온되면 상기 래치부는 제 2 전원전압을 홀딩하며, 상기 인버터의 출력신호의 펄스 폭은 상기 입력신호의 주파수와 무관하게 항상 일정하며, 상기 인버터의 출력신호는 상기 펄스 발생 수단의 출력신호이다.
제 3 실시예에 있어서, 상기 입력신호의 반전신호에 의하여 턴온/오프되는 제 1 구동부; 상기 제 1 구동부를 통하여 전달되는 제 1 전원전압을 홀딩하는 래치부; 상기 래치부의 출력신호를 반전시키는 인버터와, 상기 인버터의 출력신호를 수신하여 소정 시간 지연시키는 제 2 지연부와, 상기 제 2 지연부의 출력신호에 의하여 턴온/오프되는 제 2 구동부를 구비하며, 상기 제 2 구동부가 턴온되면 상기 래치부는 제 2 전원전압을 홀딩하며, 상기 인버터의 출력신호의 펄스 폭은 상기 입력신호의 주파수와 무관하게 항상 일정하며, 상기 인버터의 출력신호는 상기 펄스 발생 수단의 출력신호인 것을 특징으로 하는 펄스 발생기.
제 3 실시예에 있어서, 상기 제 1 펄스 신호의 펄스 폭은 상기 제 2 펄스 신호의 펄스 폭보다 더 넓으며, 상기 제 2 지연부에서의 지연 시간을 조절하여 상기 제 2 펄스 신호의 펄스 폭을 조절한다.
본 발명에 따른 펄스 발생기의 제 4 실시예는 제어 신호에 의하여 제어되는 펄스 발생기로서, 반도체 장치에 인가되는 외부 입력신호의 주파수가 일정 레벨 이하이면, 펄스 기반으로 반도체 장치의 내부에서 사용되는 펄스 신호를 발생시키고, 상기 외부 입력신호의 주파수가 일정 레벨 이상이면, 상기 외부 입력신호를 반도체 장치의 내부 클락신호로 직접 사용하며, 상기 제어 신호는 상기 외부 입력신호의 주파수 범위에 따라서 논리 레벨이 변한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 7은 본 발명에서 구현된 펄스 및 클락 기반 장치의 블록도이다.
도 7에서, 리시버는 외부클락신호(CLK, CLKB)를 수신하며, 펄스 발생기는 제어 신호(clk_pulse)에 의하여 제어된다. 제어 신호(clk_pulse)는 메모리 장치의 모드 레제스터 세트(Mode Register Set)에 의하여 제어되는 신호이다. 외부클락신호가 대략 300Mhz 이하의 저주파수이면 제어 신호(clk_pulse)는 인에이블되고, 300Mhz 이상의 고주파수이면 제어 신호(clk_pulse)는 디스에이블된다.
동작에 있어서, 외부클락신호가 저주파수인 경우, 리시버의 출력신호는 펄스 발생기에 인가되며, 펄스 발생기는 내부 클락신호를 발생한다. 반면에, 외부클락신호가 고주파수인 경우, 리시버의 출력신호는 직접 내부클락신호로 사용된다. 외부클락신호가 고주파수인 경우에 펄스 발생기를 사용하지 않는 이유는, 종래 기술에서 설명한 바와같이, 고주파수에서는 안정적인 내부 펄스를 생성하기 어렵기 때문이다.
이처럼, 도 7에 도시된 본 발명은 안정적인 내부 펄스 신호를 생성하기 위하여, 외부클락신호의 주파수 범위에 따라서 내부 클락신호의 생성 방법에 차이를 둔다. 그런데, 외부클락신호를 내부클락신호로 직접 사용하는 경우에도 도 3에서 설명한 바와같이 외부클락신호의 주파수에 따라서 내부클락신호의 펄스 폭이 상당히 변동하는 것을 알 수 있다.
이하에서는 외부클락신호의 주파수와 무관하게 일정한 펄스 폭을 갖는 내부클락신호를 발생하는 회로에 대하여 설명하기로 한다.
도 8a는 본 발명에 따른 펄스 발생기의 일예이다.
도시된 바와같이, 본 발명의 펄스 발생기는 전원전압과 접지사이에 직렬로 연결된 PMOS 트랜지스터(P81)와 NMOS 트랜지스터(N81)와 NMOS 트랜지스터(N82)와, NMOS 트랜지스터(N81)의 드레인인 노드(a)와 출력단자(out)사이에 연결된 래치(INV81, INV82) 및 인버터(INV87)와, PMOS 트랜지스터(P81)와 NMOS 트랜지스터(N81)의 공통 게이트인 노드(b)와 출력단자(out)사이에 연결된 Y 시간 지연부(80)를 구비한다. 입력신호(in)는 NMOS 트랜지스터(N82)의 게이트에 인가된다.
도 8a에서, 2 개의 인버터로 구현된 래치 수단(INV81, INV82)은 노드(a)의 신호를 반전시켜 래치한다. 래치 수단의 출력신호는 인버터(INV87)를 거쳐 출력단자(out)로 전덜된다. Y 시간 지연부(80)는 출력단자(out)의 신호를 Y 시간 지연시켜 노드(b)로 전달한다. 참고로, 입력신호가 인가되기 전인 대기 상태인 동안, 노드(b)는 하이 레벨로 디폴트되어 있다.
동작에 있어서, 입력신호(in)가 하이 레벨로 천이하면, 래치 수단의 입력 노노드(a)는 로우 레벨이된다. 따라서, 래치 수단은 하이 레벨을 출력하고 래치 수단의 출력신호를 수신하는 인버터(INV87)는 로우 레벨을 출력단자(out)로 출력한다. Y 시간 지연부(80)는 로우 레벨의 출력단자(out) 신호를 수신하여 Y 시간 지연한 후 노드(b)로 전달한다. 따라서, NMOS 트랜지스터(N81)는 턴오프되고, PMOS 트랜지스터(P81)는 턴온되기 때문에, 노드(a)는 하이 레벨로 천이한다. NMOS 트랜지스터(N81)는 턴오프되기 때문에, 입력신호(in)의 펄스 폭(다른 식으로 표현하면, 하이 레벨 구간 또는 주파수의 고저)과 무관하게 안정된 펄스 폭을 갖는 출력 신호(out)를 얻을 수 있다.
도 8b는 본 발명에 따른 펄스 발생기의 다른 일예이다. 참고로, 도 8a, 8b에서, 입력신호(in)는 도 7에 도시한 회로의 출력 신호이다. 즉, 내부클락신호이다.
도 8b의 펄스 발생기는 전원전압과 접지사이에 직렬로 연결된 PMOS 트랜지스터(P82)와 PMOS 트랜지스터(P83)와 NMOS 트랜지스터(N83)와, NMOS 트랜지스터(N83)의 드레인인 노드(a)와 출력단자(out)사이에 연결된 래치(INV84, INV85) 및 인버터(INV86)와, PMOS 트랜지스터(P83)와 NMOS 트랜지스터(N83)의 공통 게이트인 노드(b)와 출력단자(out)사이에 연결된 Y 시간 지연부(82)를 구비한다. 입력신호는 인버터(INV83)를 거쳐 PMOS 트랜지스터(P82)의 게이트에 인가된다.
도 8b에서, 2 개의 인버터로 구현된 래치 수단(INV84, INV85)은 노드(a)의 신호를 반전시켜 래치하며, 래치 수단의 출력신호는 인버터(INV86)에 인가된다. Y 시간 지연부(80)는 출력단자(out)의 신호를 Y 시간 지연시켜 노드(b)로 전달한다.
도 8b의 회로의 동작은 도 8a와 사실상 동일하므로 더 이상의 설명을 생략한다.
도 8c, 8d는 도 8a, 8b에 도시한 펄스 발생기의 동작을 설명하기 위한 신호 타이밍도이다
도 8c는 입력신호(in)의 주파수가 낮은 경우이고, 도 8d는 입력신호(in)의 주파수가 높은 경우이다.
도시된 바와같이, 출력신호(out)의 펄스 폭은 입력신호(in)의 펄스 폭과 무관함을 알 수 있다. 즉, 본 발명 회로를 사용하는 경우, 일정한 펄스 폭을 갖는 신호를 출력할 수 있다.
도 8e는 도 8a, 8b의 회로를 사용하여 주파수 변화에 따라 내부클락신호를 발생시키는 경우, 내부클락신호의 하이 레벨 구간이 주파수와 무관하게 일정하다는 것을 나타내는 실험 결과이다.
도 9a, 9b, 9c는 도 8에서 설명한 펄스 발생기를 이용하여 또 다른 내부 펄스 신호를 발생하는 회로의 일예를 도시한다.
도 9a의 회로는 펄스 발생기(90)와, 펄스 발생기(90)의 출력신호를 X 시간 지연하는 X 시간 지연부(92)와, 펄스 발생기(90)의 출력신호와 X 시간 지연부(92)의 출력신호를 수신하는 노아 게이트(93)와, 펄스 발생기(90)의 출력신호와 X 시간 지연부(92)의 출력신호를 수신하는 낸드 게이트(94)와, 노아 게이트(93)의 출력신호를 반전시키는 인버터(95)와, 낸드 게이트(94)의 출력신호를 반전시키는 인버터(96)를 구비한다.
도 9a에 사용된 펄스 발생기(90)는 도 8a, 8b에 도시된 회로와 동일하다. 따라서, 펄스 발생기(90)의 입력신호(in)와 출력신호(out)는 도 8a, 8b에 도시된 입력신호(in)및 출력신호(out)와 동일하다. 인버터(95, 96)의 출력신호는 각각 B, C 로 표시하였다.
도 9a에 도시된 회로의 신호 타이밍도는 도 9b, 9c에 도시되어 있다.
도 9b는 펄스 발생기(90)에 인가되는 입력신호(in)의 주파수가 높은 경우를 나타내고, 도 9c는 펄스 발생기(90)에 인가되는 입력신호(in)의 주파수가 낮은 경우를 나타낸다.
도 9b, 9c에서, 노드(N1)는 펄스 발생기(90)의 출력신호(out)를 나타내며, 노드(N2)는 X 시간 지연부(92)의 출력신호를 나타낸다.
도 9b, 9c에 도시된 바와같이, 펄스 발생기(90)의 출력신호의 액티브 구간(하이 레벨 구간)은 입력신호의 펄스 폭과 무관하므로, 노드(N1)의 신호 파형은 동일하다. 따라서, 펄스 발생기(90)에 인가되는 입력신호(in)의 주파수와 무관하게 출력신호(B, C)의 파형은 동일하다.
도 9a의 회로는 반도체 장치의 내부에서 사용되는 또 다른 내부 펄스 신호를 발생하기 위하여 사용될 것이다. 특히, X 시간 지연부(92)의 지연 시간을 조절함으로써, X 시간의 마아진을 갖는 출력신호(C)를 얻을 수 있음을 알 수 있다.
이상에서 설명한 바와같이, 본 발명은 공정 변수(공정, 전압, 온도 등)의 변동에도 불구하고 안정된 내부 클락신호를 발생시키는 기술에 대하여 개시하고 있다.
즉, 도 7에서는 외부클락신호의 주파수가 낮은 경우에는 기존의 경웅와 같이 펄스 발생기를 이용하고, 주파수가 높은 경우에는 외부클락신호를 직접 내부클락신호로 사용하는 기술을 제안하고 있다.
또한, 본 발명은, 도 8a, 8b에서, 입력신호의 주파수에 무관하게 설계자가 원하는 일정한 펄스 폭을 갖는 펄스 발생기를 제안하고 있다. 따라서, 반도체 장치에 인가되는 신호의 주파수와 무관하게 반도체 장치에 사용되는 내부 클락신호의 액티브 구간을 임의로 선택할 수 있다는 것을 알았다. 결과적으로, 본 발며의 펄스 발생기를 사용하는 경우, 반도체 장치의 내부 동작에 필요한 내부 클락신호를 안정적으로 발생시킬 수 있음을 알 수 있다.
또한, 본 발명은 도 9a에서 도 8a, 8b의 펄스 발생기를 이용하여 X 시간의 마아진을 갖는 내부 펄스 신호를 발생하는 또 다른 형태의 펄스 발생기를 제공하였다. 도 9a의 회로는 반도체 장치의 내부 펄스 신호를 추가로 발생하는 경우에 다양하게 적용될 수 있을 것이다.
이상에서 알 수 있는 바와같이, 본 발명의 회로를 사용하는 경우, 반도체 장치에 인가되는 외부신호의 주파수와 무관하게 설계자가 필요로 하는 안정된 내부 신호를 생성할 수 있다. 또한, 반도체 장치의 내부에서 필요로 하는 다양한 내부 신호를 생성할 수 있다. 따라서, 반도체 장치의 안정된 동작을 가능하게 한다.
도 1a는 외부 클락신호의 주파수가 낮은 경우의 내부 클락신호 발생 방법을 설명하는 도면이다.
도 1b는 외부 클락신호의 주파수가 높은 경우의 내부 클락신호 발생 방법을 설명하는 도면이다.
도 2는 외부 클락신호(CLK, BCLK)를 수신하여 내부 클락을 생성하는 종래 펄스 발생기의 일예를 도시한다.
도 3은 외부클락신호의 주파수가 각각 100Mhz, 300Mhz, 700Mhz 인 경우, 내부 클락신호의 액티브 구간(하이 레벨 구간)을 나타낸 것이다.
도 4a, 4b는 종래의 펄스 발생기의 일예이다.
도 4c는 입력신호(in)의 펄스 폭이 긴 경우의 파형도이다.
도 4d는 입력신호(in)의 펄스 폭이 짧은 경우의 파형도이다.
도 5a 종래의 펄스 발생기의 다른 일예이다.
도 5b, 5c는 도 5a의 펄스 발생기에 인가되는 입력신호의 주파수에 따른 출력 파형도를 나타낸다.
도 6a 종래의 펄스 발생기의 또 다른 일예이고,
도 6b, 6c는 도 6a의 펄스 발생기에 인가되는 입력신호의 주파수에 따른 출력 파형도를 나타낸다.
도 7은 본 발명에서 구현된 펄스 및 클락 기반 장치의 블록도이다.
도 8a는 본 발명에 따른 펄스 발생기의 일예이다.
도 8b는 본 발명에 따른 펄스 발생기의 다른 일예이다.
도 8c, 8d는 도 8a, 8b에 도시한 펄스 발생기의 동작을 설명하기 위한 신호 타이밍도이다
도 8e는 도 8a, 8b의 회로를 사용하여 주파수 변화에 따라 내부클락신호를 발생시키는 경우, 내부클락신호의 하이 레벨 구간이 주파수와 무관하게 일정하다는 것을 나타내는 실험 결과이다.
도 9a, 9b, 9c는 도 8에서 설명한 펄스 발생기를 이용하여 또 다른 내부 펄스 신호를 발생하는 회로의 일예를 도시한다.

Claims (13)

  1. 입력신호에 의하여 턴온/오프되는 제 1 구동부;
    상기 제 1 구동부를 통하여 전달되는 제 1 전원전압을 홀딩하는 래치부;
    상기 래치부의 출력신호를 수신하여 펄스를 발생하는 드라이버와,
    상기 인버터의 출력신호를 수신하여 소정 시간 지연시키는 지연부와,
    상기 지연부의 출력신호에 의하여 턴온/오프되는 제 2 구동부를 구비하며,
    상기 제 2 구동부가 턴온되면 상기 래치부는 제 2 전원전압을 홀딩하며, 상기 드라이버의 출력신호의 펄스 폭은 상기 입력신호의 주파수와 무관하게 항상 일정한 것을 특징으로 하는 펄스 발생기.
  2. 제 1 항에 있어서, 상기 제 1 전원전압은 접지전압이며, 상기 제 2 전원전압은 하이 레벨의 구동전압인 것을 특징으로 하는 펄스 발생기.
  3. 제 1 항에 있어서, 상기 지연부의 지연 시간은 조절 가능한 것을 특징으로 하는 펄스 발생기.
  4. 제 1 항에 있어서,
    상기 제 1 구동부는 제 1 노드와 상기 제 2 전원전압사이에 직렬 연결된 제 1 및 제 2 NMOS 트랜지스터로 구성되며,
    상기 제 2 구동부는 상기 제 1 전원전압과 상기 제 1 노드사이에 연결된 PMOS 트랜지스터로 구성되며,
    상기 래치부는 상기 제 1 노드와 제 2 노드사이에 위치하며,
    상기 제 2 노드는 상기 드라이버의 입력단과 연결되며,
    상기 지연부의 출력신호는 상기 제 1 NMOS 트랜지스터의 게이트와 상기 PMOS 트랜지스터의 게이트에 인가되며,
    상기 제 2 NMOS 트랜지스터의 게이트에 상기 입력신호가 인가되는 것을 특징으로 하는 펄스 발생기.
  5. 입력신호에 의하여 턴온/오프되는 제 1 구동부;
    상기 제 1 구동부를 통하여 전달되는 제 1 전원전압을 홀딩하는 래치부;
    상기 래치부의 출력신호를 수신하여 펄스를 발생하는 드라이버와,
    상기 드라이버의 출력신호를 수신하여 소정 시간 지연시키는 지연부와,
    상기 지연부의 출력신호에 의하여 턴온/오프되는 제 2 구동부를 구비하며,
    상기 제 2 구동부가 턴온되면 상기 래치부는 제 2 전원전압을 홀딩하며, 상기 드러이버의 출력신호의 펄스 폭은 상기 입력신호의 주파수와 무관하게 항상 일정한 것을 특징으로 하는 펄스 발생기.
  6. 제 5 항에 있어서, 상기 제 1 전원전압은 하이 레벨의 구동전압이며, 상기 제 2 전원전압은 접지전압인 것을 특징으로 하는 펄스 발생기.
  7. 제 5 항에 있어서, 상기 지연부의 지연 시간은 조절 가능한 것을 특징으로 하는 펄스 발생기.
  8. 제 5 항에 있어서,
    상기 제 1 구동부는 상기 제 1 전원전압과 제 1 노드사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터로 구성되며,
    상기 제 2 구동부는 상기 제 1 노드와 상기 제 2 전원전압사이에 연결된 NMOS 트랜지스터로 구성되며,
    상기 래치부는 상기 제 1 노드와 제 2 노드사이에 위치하며,
    상기 제 2 노드는 상기 드러이버의 입력단과 연결되며,
    상기 지연부의 출력신호는 상기 제 2 PNMOS 트랜지스터의 게이트와 상기 NMOS 트랜지스터의 게이트에 인가되며,
    상기 제 1 PMOS 트랜지스터의 게이트에 상기 입력신호의 반전신호가 인가되는 것을 특징으로 하는 펄스 발생기.
  9. 입력신호를 수신하여 일정한 펄스 폭의 출력신호를 발생하는 펄스 발생 수단과,
    상기 펄스 발생 수단의 출력신호를 수신하여 일정 시간 지연시키는 제 1 지연부;
    상기 펄스 발생 수단의 출력신호와 상기 지연부의 출력신호를 수신하는 노아 게이트와,
    상기 펄스 발생 수단의 출력신호와 상기 지연부의 출력신호를 수신하는 낸드 게이트와,
    상기 노아 게이트의 출력신호를 반전시키기 위한 제 1 인버터와,
    상기 낸드 게이트의 출력신호를 반전시키시 위한 제 2 인버터를 구비하며,
    상기 제 1 인버터와 제 2 인버터는 각각 제 1 및 제 2 펄스 신호를 출력하는 것을 특징으로 하는 펄스 발생기.
  10. 제 9 항에 있어서,
    상기 펄스 발생 수단은
    상기 입력신호에 의하여 턴온/오프되는 제 1 구동부;
    상기 제 1 구동부를 통하여 전달되는 제 1 전원전압을 홀딩하는 래치부;
    상기 래치부의 출력신호를 반전시키는 인버터와,
    상기 인버터의 출력신호를 수신하여 소정 시간 지연시키는 제 2 지연부와,
    상기 제 2 지연부의 출력신호에 의하여 턴온/오프되는 제 2 구동부를 구비하며,
    상기 제 2 구동부가 턴온되면 상기 래치부는 제 2 전원전압을 홀딩하며, 상기 인버터의 출력신호의 펄스 폭은 상기 입력신호의 주파수와 무관하게 항상 일정하며, 상기 인버터의 출력신호는 상기 펄스 발생 수단의 출력신호인 것을 특징으로 하는 펄스 발생기.
  11. 제 9 항에 있어서,
    상기 입력신호의 반전신호에 의하여 턴온/오프되는 제 1 구동부;
    상기 제 1 구동부를 통하여 전달되는 제 1 전원전압을 홀딩하는 래치부;
    상기 래치부의 출력신호를 반전시키는 인버터와,
    상기 인버터의 출력신호를 수신하여 소정 시간 지연시키는 제 2 지연부와,
    상기 제 2 지연부의 출력신호에 의하여 턴온/오프되는 제 2 구동부를 구비하며,
    상기 제 2 구동부가 턴온되면 상기 래치부는 제 2 전원전압을 홀딩하며, 상기 인버터의 출력신호의 펄스 폭은 상기 입력신호의 주파수와 무관하게 항상 일정하며, 상기 인버터의 출력신호는 상기 펄스 발생 수단의 출력신호인 것을 특징으로 하는 펄스 발생기.
  12. 제 9 항에 있어서,
    상기 제 1 펄스 신호의 펄스 폭은 상기 제 2 펄스 신호의 펄스 폭보다 더 넓으며, 상기 제 2 지연부에서의 지연 시간을 조절하여 상기 제 2 펄스 신호의 펄스 폭을 조절하는 것을 특징으로 하는 펄스 발생기.
  13. 제어 신호에 의하여 제어되는 펄스 발생기에 있어서,
    반도체 장치에 인가되는 외부 입력신호의 주파수가 일정 레벨 이하이면, 펄스 기반으로 반도체 장치의 내부에서 사용되는 펄스 신호를 발생시키고,
    상기 외부 입력신호의 주파수가 일정 레벨 이상이면, 상기 외부 입력신호를 반도체 장치의 내부 클락신호로 직접 사용하며,
    상기 제어 신호는 상기 외부 입력신호의 주파수 범위에 따라서 논리 레벨이 변하는 것을 특징으로 하는 펄스 발생기.
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