JP4173887B2 - パルス生成回路 - Google Patents
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- 238000010586 diagram Methods 0.000 description 30
- 230000000694 effects Effects 0.000 description 9
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000004606 Fillers/Extenders Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Description
前記P型MOSトランジスタのドレイン電極にドレイン電極を接続した第1のN型MOSトランジスタと、
前記第1のN型MOSトランジスタのソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続し、第2の電源ラインにソース電極を接続した第2のN型MOSトランジスタと、
前記P型MOSトランジスタのドレイン電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続し、前記P型MOSトランジスタのゲート電極及び第1のN型MOSトランジスタのゲート電極に出力端子を接続した遅延回路と、
前記P型MOSトランジスタのドレイン電極及び前記第2のN型MOSトランジスタのドレイン電極に入力端子を接続し、生成したパルスを出力する出力ラインに出力端子を接続したインバータと、
前記インバータの入力端子が接続されるラインの電圧レベルを維持するキーパーとを備え、
前記入力ラインに入力パルス信号が入力された場合に、前記入力パルス信号のパルス幅に関わらず、前記遅延回路の遅延期間に応じたパルス幅の出力パルスを生成する。
前記P型MOSトランジスタのドレイン電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続した第1のN型MOSトランジスタと、
前記第1のN型MOSトランジスタのソース電極にドレイン電極を接続し、第2の電源ラインにソース電極を接続した第2のN型MOSトランジスタと、
前記P型MOSトランジスタのドレイン電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続し、前記P型MOSトランジスタのゲート電極及び第2のN型MOSトランジスタのゲート電極に出力端子を接続した遅延回路と、
前記P型MOSトランジスタのドレイン電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続し、生成したパルスを出力する出力ラインに出力端子を接続したインバータと、
前記インバータの入力端子が接続されるラインの電圧レベルを維持するキーパーと、を備え、
前記入力ラインに入力パルス信号が入力された場合に、前記入力パルス信号のパルス幅に関わらず、前記遅延回路の遅延に応じたパルス幅の出力パルスを生成する。
前記ゲート回路が、前記入力ラインに入力端子を接続させたチョップ用遅延回路と、該チョップ用遅延回路の出力端子及び前記遅延回路の出力端子に入力端子をそれぞれ接続したNOR回路とを備え、前記遅延回路の出力を反転させたパルス信号と前記チョップ用遅延回路からのパルス信号との否定論理和を第2のN型MOSトランジスタのゲート電極に入力しても良い。
前記ゲート回路が、前記入力ラインに入力端子を接続させたチョップ用遅延回路と、該チョップ用遅延回路の出力端子及び前記遅延回路の出力端子に入力端子をそれぞれ接続したNOR回路とを備え、前記遅延回路の出力を反転させたパルス信号と前記チョップ用遅延回路からのパルス信号との否定論理和を第1のN型MOSトランジスタのゲート電極に入力しても良い。
図2は、本発明の実施形態1であるパルス生成回路の説明図。
図3は、パルス生成回路の動作を説明する図。
図4は、パルス生成回路の動作を説明する図。
図5は、本発明と従来のパルス生成回路の性能を比較した図。
図6は、本発明の実施形態2であるパルス生成回路の説明図。
図7は、本発明の実施形態3であるパルス生成回路の説明図。
図8は、本発明の実施形態4であるパルス生成回路の説明図。
図9は、本発明の実施形態5であるパルス生成回路の説明図。
図10は、本発明の実施形態6であるパルス生成回路の説明図。
図11は、本発明の実施形態7であるパルス生成回路の説明図。
図12は、本発明の実施形態8であるパルス生成回路の説明図。
図13は、本発明の実施形態9であるパルス生成回路の説明図。
図14は、遅延期間が短すぎる場合の動作説明図。
図15は、本発明の実施形態10であるパルス生成回路の説明図。
図16は、実施形態10のパルス生成回路の動作説明図。
図17は、他の実施形態であるパルス生成回路の説明図。
図18は、従来のパルス生成回路の説明図。
図19は、従来のパルス生成回路の説明図。
図20は、従来のパルス生成回路の説明図。
図21は、従来のパルス生成回路の説明図。
図2は、本発明の実施形態1であるパルス生成回路を示している。
、図5(b)は、本実施形態のパルス生成回路における入力パルス信号と出力パルス信号を示し、図5(c)は、(a),(b)の波形を比較して示している。
前述の実施形態1は、第2のN型MOSトランジスタTr3に入力パルス信号を入力し、遅延回路16の出力をP型MOSトランジスタTr1及び第1のN型MOSトランジスタTr2に入力する構成(請求項1に相当)としたが、このN型MOSトランジスタの配置を入れ替えて、図6に示す構成(請求項2に相当)しても良い。
前述の実施形態1では、遅延回路の入力端子をP型MOSトランジスタTr1のドレイン電極及び第1のN型MOSトランジスタTr2のドレイン電極、即ちノードn1に接続していたが、本発明はこれに限定されない。例えば本実施形態では、図7のように遅延回路12の入力端子を出力ラインclkに接続している。この遅延回路12は、奇数段のインバータを直列に接続した構成である。その他の構成は、前述の実施形態1と同じであるので、同一の要素に同符号を付すなどして再度の説明を省略している。
前述の実施形態1では、キーパー15がノードn1の電圧レベルをHi又はLoに維持するフルキーパとして機能しているが、入力パルス信号よりも短いパルスを生成するパルス生成回路(所謂チョッパー)の場合には、ノードn1をHiに維持できれば良いので、ノードn1をHi状態に維持するハイキーパーとしても良い。
本実施形態は、前述の実施形態3(図7)のパルス生成回路1のキーパー15に代えてハイキーパー17を設けた構成であり、その他の構成は実施形態3と同じである。
本実施形態は、前述の実施形態1と比べて遅延回路にタップを設けた点が異なっており、その他の構成は実施形態1と同じである。このため前述の実施形態1と同一の要素には同符号を付す等して再度の説明を省略する。
本実施形態は、前述の実施形態1と比べてコントロールブロックを備えて遅延回路の遅延期間をフィードバック制御した点が異なっており、その他の構成は実施形態1と同じである。このため前述の実施形態1と同一の要素には同符号を付す等して再度の説明を省略する。
本実施形態は、前述の実施形態7と比べて遅延回路にタップを設けた点が異なっており、その他の構成は実施形態7と同じである。このため前述の実施形態7と同一の要素には同符号を付す等して再度の説明を省略する。
本実施形態は、前述の実施形態1と比べて遅延回路に停止用の入力部を設けた点が異なっており、その他の構成は実施形態1と同じである。このため前述の実施形態1と同一の
要素には同符号を付す等して再度の説明を省略する。
このように本実施形態のパルス生成回路によれば、前述の実施形態1の効果に加え、入力ラインCLKにパルス信号が入力されている場合でも、出力ラインへのパルス信号の出力を停止することができる。
本実施形態は、前述の実施形態1と比べて第1のN型MOSトランジスタTr2と遅延回路16の出力との間にゲート回路を備えた点が異なっており、その他の構成は実施形態1と同じである。このため前述の実施形態1と同一の要素には同符号を付す等して再度の説明を省略する。
上記実施形態は、適宜組み合わせて実施しても良い。例えば、図1のパルス生成回路1は、実施形態8と実施形態9を組み合わせたものである。
Claims (8)
- ソース電極を第1の電源ラインに接続したP型MOSトランジスタと、
前記P型MOSトランジスタのドレイン電極にドレイン電極を接続した第1のN型MOSトランジスタと、
前記第1のN型MOSトランジスタのソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続し、第2の電源ラインにソース電極を接続した第2のN型MOSトランジスタと、
前記P型MOSトランジスタのドレイン電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続し、前記P型MOSトランジスタのゲート電極及び第1のN型MOSトランジスタのゲート電極に出力端子を接続した遅延回路と、
前記P型MOSトランジスタのドレイン電極及び前記第2のN型MOSトランジスタのドレイン電極に入力端子を接続し、生成したパルスを出力する出力ラインに出力端子を接続したインバータと、
前記インバータの入力端子が接続されるラインの電圧レベルを維持するキーパーとを備え、
前記入力ラインに入力パルス信号が入力された場合に、前記入力パルス信号のパルス幅に関わらず、前記遅延回路の遅延期間に応じたパルス幅の出力パルスを生成するパルス生成回路。 - ソース電極を第1の電源ラインに接続したP型MOSトランジスタと、
前記P型MOSトランジスタのドレイン電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続した第1のN型MOSトランジスタと、
前記第1のN型MOSトランジスタのソース電極にドレイン電極を接続し、第2の電源ラインにソース電極を接続した第2のN型MOSトランジスタと、
前記P型MOSトランジスタのドレイン電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続し、前記P型MOSトランジスタのゲート電極及び第2のN型MOSトランジスタのゲート電極に出力端子を接続した遅延回路と、
前記P型MOSトランジスタのドレイン電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続し、生成したパルスを出力する出力ラインに出力端子を接続したインバータと、
前記インバータの入力端子が接続されるラインの電圧レベルを維持するキーパーと、を備え、
前記入力ラインに入力パルス信号が入力された場合に、前記入力パルス信号のパルス幅に関わらず、前記遅延回路の遅延に応じたパルス幅の出力パルスを生成するパルス生成回路。 - 前記出力パルスのパルス幅が、入力パルス信号のパルス幅よりも短い場合に前記キーパーをハイキーパーとした請求項1又は2に記載のパルス生成回路。
- 前記遅延回路が、前記インバータを介して前記P型MOSトランジスタのドレイン電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続させており、該入力端子から入力されたパルスを反転して前記P型MOSトランジスタのゲート電極及び第2のN型MOSトランジスタのゲート電極に出力する請求項1又は2記載のパルス生成回路。
- 前記遅延回路が、少なくとも1つのタップを備え、該タップを介して入力された制御信号に基づいて遅延時間を調整する請求項1に記載のパルス生成回路。
- 前記遅延回路が、停止信号を受信した場合にP型MOSトランジスタと第1のN型MOSトランジスタのゲート電極の電圧レベルをHiに維持して出力パルスの出力を停止させる請求項1に記載のパルス生成回路。
- 前記遅延回路の出力端子と前記第1のN型MOSトランジスタのゲート電極との間にゲート回路を備え、
前記ゲート回路が、前記入力ラインに入力端子を接続させたチョップ用遅延回路と、該チョップ用遅延回路の出力端子及び前記遅延回路の出力端子に入力端子をそれぞれ接続したNOR回路とを備え、前記遅延回路の出力を反転させたパルス信号と前記チョップ用遅延回路からのパルス信号との否定論理和を第2のN型MOSトランジスタのゲート電極に入力する請求項1に記載のパルス生成回路。 - 前記遅延回路の出力端子と前記第2のN型MOSトランジスタのゲート電極との間にゲート回路を有し、
前記ゲート回路が、前記入力ラインに入力端子を接続させたチョップ用遅延回路と、該チョップ用遅延回路の出力端子及び前記遅延回路の出力端子に入力端子をそれぞれ接続したNOR回路とを備え、前記遅延回路の出力を反転させたパルス信号と前記チョップ用遅延回路からのパルス信号との否定論理和を第1のN型MOSトランジスタのゲート電極に入力する請求項2に記載のパルス生成回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2003/010295 WO2005018091A1 (ja) | 2003-08-13 | 2003-08-13 | パルス生成回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2005018091A1 JPWO2005018091A1 (ja) | 2006-10-12 |
JP4173887B2 true JP4173887B2 (ja) | 2008-10-29 |
Family
ID=34179377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005507745A Expired - Lifetime JP4173887B2 (ja) | 2003-08-13 | 2003-08-13 | パルス生成回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7446589B2 (ja) |
JP (1) | JP4173887B2 (ja) |
WO (1) | WO2005018091A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8638153B2 (en) * | 2012-03-29 | 2014-01-28 | Qualcomm Incorporated | Pulse clock generation logic with built-in level shifter and programmable rising edge and pulse width |
JP6737061B2 (ja) * | 2016-08-15 | 2020-08-05 | 富士通株式会社 | 情報処理装置、情報処理方法及びプログラム |
FR3095560B1 (fr) | 2019-04-26 | 2021-12-03 | St Microelectronics Rousset | Association de transistors en série |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4843264A (en) * | 1987-11-25 | 1989-06-27 | Visic, Inc. | Dynamic sense amplifier for CMOS static RAM |
JPH0727717B2 (ja) * | 1988-07-13 | 1995-03-29 | 株式会社東芝 | センス回路 |
JPH04239810A (ja) | 1991-01-23 | 1992-08-27 | Nec Ic Microcomput Syst Ltd | 単相スタティックラッチ回路 |
JPH05218824A (ja) | 1992-02-04 | 1993-08-27 | Fujitsu Ltd | パルス幅補正回路 |
KR960027336A (ko) | 1994-12-16 | 1996-07-22 | 리 패치 | 누설전하를 감소시킨 동적, 단상 클럭 인버터 래치 |
JP3672061B2 (ja) | 1997-01-30 | 2005-07-13 | 三菱電機株式会社 | 半導体装置 |
JPH11136098A (ja) | 1997-10-30 | 1999-05-21 | Ando Electric Co Ltd | パルス生成回路 |
US5929684A (en) * | 1998-03-06 | 1999-07-27 | Siemens Aktiengesellschaft | Feedback pulse generators |
JP2001094404A (ja) * | 1999-09-24 | 2001-04-06 | Toshiba Corp | 電圧制御遅延回路 |
JP3573687B2 (ja) * | 2000-06-28 | 2004-10-06 | 松下電器産業株式会社 | データ一時記憶装置 |
JP2002300010A (ja) * | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体記憶保持装置 |
JP3855835B2 (ja) * | 2001-09-27 | 2006-12-13 | ヤマハ株式会社 | 信号レベルシフト回路 |
JP2003133916A (ja) * | 2001-10-23 | 2003-05-09 | Matsushita Electric Ind Co Ltd | パルストリガ型ラッチを用いたデータ処理装置 |
US7327169B2 (en) * | 2002-09-25 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
DE10349464B4 (de) * | 2003-10-23 | 2009-07-30 | Qimonda Ag | Pegelumsetz-Einrichtung |
KR100608362B1 (ko) * | 2004-04-22 | 2006-08-08 | 주식회사 하이닉스반도체 | 펄스 발생기 |
-
2003
- 2003-08-13 JP JP2005507745A patent/JP4173887B2/ja not_active Expired - Lifetime
- 2003-08-13 WO PCT/JP2003/010295 patent/WO2005018091A1/ja active Application Filing
-
2005
- 2005-12-29 US US11/319,729 patent/US7446589B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
WO2005018091A1 (ja) | 2005-02-24 |
US20060097768A1 (en) | 2006-05-11 |
JPWO2005018091A1 (ja) | 2006-10-12 |
US7446589B2 (en) | 2008-11-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080805 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130822 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |