JPWO2005018091A1 - パルス生成回路 - Google Patents
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Abstract
Description
また、図19に示すパルス生成回路は、2入力のNOR回路14と、偶数段のインバータからなる遅延回路16と、インバータ13とから構成されている。このパルス生成回路に入力パルス信号CLKが入力されると、NOR回路14の一方の入力に該パルスが入力されると共に、NOR回路14の他方の入力に遅延回路12を介して所定のディレイを有したパルスが入力される。従って、入力パルス信号の立上がりから遅延回路12の出力パルスの立ち下がりまでの間NOR回路14の出力がLoとなるので、これをインバータ13で反転することでパルスを生成する。即ち、このパルス生成回路は、入力パルス信号のパルス幅を前記ディレイ分長くする所謂エクステンダとして機能する。
これらのスタティック型のパルス生成回路に限らず、図20に示すように、入力パルス信号CLKの立上がりから遅延回路21の出力パルスの立上がりまでをキーパー15で維持してパルスを生成するダイナミック型のパルス生成回路も提案されている。
また、図21に示すパルス生成回路は、フィードバック経路を備え、出力信号をフィードバックしてパルスのリセットまたは終了に利用している(特許文献1参照)。
また、図19のパルス生成回路で、パルス幅を入力パルス信号幅以上に広げる場合、2倍近く広げた際に、パルスが途中で潰れる危険性を伴なう。
さらに、図20のダイナミック型パルス生成回路を用いた場合、電源投入時に出力が不定となる可能性がある。そして、該パルス生成回路をSOI(特にPD型)CMOSを用いて構成した場合は、同一回路において動作サイクルが変動した場合、ヒストリー効果により内部タイミングがずれ、不具合が発生する可能性があった。
また、図18,図19,図21のパルス生成回路では、入力パルス信号よりパルス幅が広いパルスを生成するのは不可能であった。
更に、図20のパルス生成回路では、初期状態のとき、入力ラインCLKがLoで、遅延回路12の出力がHiであり、P型MOSトランジスタTr1がオフ第2のN型MOSトランジスタTr3がオフであるので、ノードn1の電圧レベルが定まらない状態となるので、電源投入時の挙動が不安定になるという問題点があった。
本発明は前記目的を達成するために、以下の手段を採用した。
本発明のパルス生成回路は、ドレイン電極を第1の電源ラインに接続したP型MOSトランジスタと、
前記P型MOSトランジスタのソース電極にドレイン電極を接続した第1のN型MOSトランジスタと、
前記第1のN型MOSトランジスタのソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続し、第2の電源ラインにソース電極を接続した第2のN型MOSトランジスタと、
前記P型MOSトランジスタのソース電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続し、前記P型MOSトランジスタのゲート電極及び第1のN型MOSトランジスタのゲート電極に出力端子を接続した遅延回路と、
前記P型MOSトランジスタのソース電極及び前記第2のN型MOSトランジスタのドレイン電極に入力端子を接続し、生成したパルスを出力する出力ラインに出力端子を接続したインバータと
前記インバータの入力端子が接続されるラインの電圧レベルを維持するキーパーとを備え、
前記入力ラインに入力パルス信号が入力された場合に、前記遅延回路の遅延期間に応じたパルス幅の出力パルスを生成する。
また、本発明のパルス生成回路は、ドレイン電極を第1の電源ラインに接続したP型MOSトランジスタと、
前記P型MOSトランジスタのソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続した第1のN型MOSトランジスタと、
前記第1のN型MOSトランジスタのソース電極にドレイン電極を接続し、第2の電源ラインにソース電極を接続した第2のN型MOSトランジスタと、
前記P型MOSトランジスタのソース電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続し、前記P型MOSトランジスタのゲート電極及び第2のN型MOSトランジスタのゲート電極に出力端子を接続した遅延回路と、
前記P型MOSトランジスタのソース電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続し、生成したパルスを出力する出力ラインに出力端子を接続したインバータと、
前記インバータの入力端子が接続されるラインの電圧レベルを維持するキーパーと、を備え、
前記入力ラインに入力パルス信号が入力された場合に、前記遅延回路の遅延に応じたパルス幅の出力パルスを生成する。
前記パルス生成回路において、前記出力パルスのパルス幅が、入力パルス信号のパルス幅よりも短い場合に、前記キーパーをハイキーパーとしても良い。
また、前記パルス生成回路において、前記遅延回路が、前記インバータを介して前記P型MOSトランジスタのソース電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続させており、該入力端子から入力されたパルスを反転して前記P型MOSトランジスタのゲート電極及び第2のN型MOSトランジスタのゲート電極に出力しても良い。
また、前記パルス生成回路において、前記遅延回路が、少なくとも1つのタップを備え、該タップを介して入力された制御信号に基づいて遅延時間を調整しても良い。
前記パルス生成回路において、前記遅延回路が、停止信号を受信した場合にP型MOSトランジスタと第1のN型MOSトランジスタのゲート電極の電圧レベルをHiに維持して出力パルスの出力を停止させても良い。
前記パルス生成回路において、前記遅延回路の出力端子と前記第1のN型MOSトランジスタのゲート電極との間にゲート回路を備え、
前記ゲート回路が、前記入力ラインに入力端子を接続させたチョップ用遅延回路と、該チョップ用遅延回路の出力端子及び前記遅延回路の出力端子に入力端子をそれぞれ接続したNOR回路とを備え、前記遅延回路の出力を反転させたパルス信号と前記チョップ用遅延回路からのパルス信号との否定論理和を第2のN型MOSトランジスタのゲート電極に入力しても良い。
前記パルス生成回路において、前記遅延回路の出力端子と前記第2のN型MOSトランジスタのゲート電極との間にゲート回路を有し、
前記ゲート回路が、前記入力ラインに入力端子を接続させたチョップ用遅延回路と、該チョップ用遅延回路の出力端子及び前記遅延回路の出力端子に入力端子をそれぞれ接続したNOR回路とを備え、前記遅延回路の出力を反転させたパルス信号と前記チョップ用遅延回路からのパルス信号との否定論理和を第1のN型MOSトランジスタのゲート電極に入力しても良い。
図2は、本発明の実施形態1であるパルス生成回路の説明図。
図3は、パルス生成回路の動作を説明する図。
図4は、パルス生成回路の動作を説明する図。
図5は、本発明と従来のパルス生成回路の性能を比較した図。
図6は、本発明の実施形態2であるパルス生成回路の説明図。
図7は、本発明の実施形態3であるパルス生成回路の説明図。
図8は、本発明の実施形態4であるパルス生成回路の説明図。
図9は、本発明の実施形態5であるパルス生成回路の説明図。
図10は、本発明の実施形態6であるパルス生成回路の説明図。
図11は、本発明の実施形態7であるパルス生成回路の説明図。
図12は、本発明の実施形態8であるパルス生成回路の説明図。
図13は、本発明の実施形態9であるパルス生成回路の説明図。
図14は、遅延期間が短すぎる場合の動作説明図。
図15は、本発明の実施形態10であるパルス生成回路の説明図。
図16は、実施形態10のパルス生成回路の動作説明図。
図17は、他の実施形態であるパルス生成回路の説明図。
図18は、従来のパルス生成回路の説明図。
図19は、従来のパルス生成回路の説明図。
図20は、従来のパルス生成回路の説明図。
図21は、従来のパルス生成回路の説明図。
図1は本発明の一実施形態であるLSI内の機能ブロックを示す図である。同図に示すように、該LSIには、本発明のパルス生成回路1や、コントロールブロック2、ファンクションブロック3が備えられている。
このパルス生成回路1は、入力パルス信号CLKに基づいて所定のパルス幅の出力パルスclkを生成する。コントロールブロック2は、出力パルスclkに応じてフィードバックシグナルをパルス生成回路1の遅延回路に入力してパルス幅の制御を行う。ファンクションブロック3は、このパルス生成回路1で生成したパルスclkを用いて動作する回路ブロックである。
〈実施形態1〉
図2は、本発明の実施形態1であるパルス生成回路を示している。
本実施形態のパルス生成回路1は、P型MOSトランジスタTr1や、第1,第2のN型MOSトランジスタTr2,Tr3、遅延回路16、インバータ13、キーパー15から構成されている。
P型MOSトランジスタTr1は、ドレイン電極を第1の電源ラインに接続している。第1のN型MOSトランジスタTr2は、前記P型MOSトランジスタTr1のソース電極にドレイン電極を接続している。
第2のN型MOSトランジスタTr3は、前記第1のN型MOSトランジスタTr2のソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインCLKにゲート電極を接続し、第2の電源ラインにソース電極を接続している。本例において、第1の電源ラインVは、+側の所定電圧が供給される電源ラインであり、第2の電源ラインEは、グランドラインである。
遅延回路16は、偶数個のインバータが直列に接続されて構成され、前記P型MOSトランジスタTr1のソース電極及び前記第1のN型MOSトランジスタTr2のドレイン電極に入力端子を接続し、前記P型MOSトランジスタTr1のゲート電極及び第1のN型MOSトランジスタTr2のゲート電極に出力端子を接続している。
インバータ13は、前記P型MOSトランジスタTr1のソース電極及び前記第2のN型MOSトランジスタTr3のドレイン電極に入力端子を接続し、入力されたパルスを反転して出力ラインclkに出力する。
キーパー15は、前記インバータ13の入力端子が接続されるライン(ノードn1)の電圧状態を維持するものであり、本実施形態では、出力ラインclkの電圧レベルを反転してノードn1の電圧レベルを維持するインバータと同じ構成となっている。本実施形態では、P型MOSトランジスタTr1のドレイン−ソース間が導通した場合、第1の電源ラインVdからの電圧が印加されてノードn1がHiレベルとなり、また、P型MOSトランジスタTr1が開き(オフ)、第1,第2のN型MOSトランジスタTr2,Tr3が閉じると(オンすると)、ノードn1の電圧がアースされてLoレベルとなる。これに伴ってインバータ13の出力である出力ラインclkがHiとなればキーパー15は、ノードn1をLoに維持し、出力ラインclkがLoとなればキーパー15は、ノードn1をHiに維持する。
図3は、本実施形態のパルス生成回路1の動作を説明する図である。
先ず、本実施形態のパルス生成回路1は、後述のように自己リセットして、P型MOSトランジスタTr1がオフ、第1のN型MOSトランジスタTr2がオン、第2のN型MOSトランジスタTr3がオフで、ノードn1がHiレベルとなる。
この初期状態で、入力ラインCLKから第2のN型MOSトランジスタTr3のゲート電極にパルス幅W1のパルス信号が入力されると(#1)、第2のN型MOSトランジスタTr3がONとなり、第1のN型MOSトランジスタTr3もONであるからノードn1がLoレベルとなる(#2)。このとき遅延回路16の出力側のノードn2はHiレベルのままなので、P型MOSトランジスタTr1と第1のN型MOSトランジスタTr2も初期状態のままであり、ノードn1がキーパー15によってLoレベルに保たれる。従ってこの電圧レベルがインバータ13で反転され、#2からインバータによって遅れて出力ラインclkがHiレベルとなる(#3)。
そして#2の立下りが遅延回路16の遅延期間分遅れてノードn2に現れる(#4)。このノードn2がLoレベルとなることでP型MOSトランジスタTr1がオン、第1のN型MOSトランジスタTr2がオフとなり、ノードn1が再びHiレベルとなるので(#5)、出力ラインclkがLoレベルとなり、遅延回路16の遅延期間分のパルス幅w2のパルスが生成される。
このように本実施形態では、入力パルス信号が入力されたときのノードn1の立ち下がりから、この入力パルス信号が遅延回路から出力されてノードn1が立ち下がるまでの電圧レベルをキーパーで維持して、この遅延分のパルス生成するダイナミック型のパルス生成回路なので、入力パルス信号のパルス幅に依らず、遅延回路16の遅延期間を任意に設定することで所定幅のパルスを生成できる。
従って、遅延回路16の遅延期間を短く設定することによって図4に示すように入力パルス信号よりも短いパルス幅のパルスを生成できる。
また、本実施形態のパルス生成回路1では、入力ラインCLKに接続される素子が第2のN型トランジスタTr3だけであり、従来と比較して入力負荷が軽減されている。従って高速化や省電力化が可能となる。
また、ダイナミック型であると初期状態の挙動が不確定になることがあるが、本実施形態のパルス生成回路1は、電源投入時に出力側の電圧レベルを遅延回路16でP型MOSトランジスタTr1及び第1のN型MOSトランジスタTr2のゲート電極にフィードバックすることで、ノードn1の電圧レベルを確定(自己リセット)できる。
即ち、本実施形態のパルス生成回路1は、入力ラインCLKがLo、電源がオフのとき、P型MOSトランジスタTr1がオン、第1のN型MOSトランジスタTr2がオフ、第2のN型MOSトランジスタTr3がオフであり、電源がオンされると、電源VからP型MOSトランジスタTr1を介して電圧が印加され、ノードn1がHiレベルとなる。そしてノードn1がHiになると遅延回路16を介してP型MOSトランジスタTr1と第1のN型MOSトランジスタTr2のゲート電極での電圧レベルがHiとなるので、P型MOSトランジスタTr1がオフ、第1のN型MOSトランジスタTr2がオン、第2のN型MOSトランジスタTr3がオフで、ノードn1がHiレベルに固定される。
図5は、本実施形態のパルス生成回路と、図18,図21に示した従来のパルス生成回路の性能を比較した図である。
図5(a)は、従来のパルス生成回路における入力パルス信号と出力パルス信号を示し、図5(b)は、本実施形態のパルス生成回路における入力パルス信号と出力パルス信号を示し、図5(c)は、(a),(b)の波形を比較して示している。
図5(c)に示すように、本実施形態のパルス生成回路1は、入力負荷が34%減少したことにより、パルスの立ち上がりが早くなっており、且つ、出力パルスの応答性が20%高速化されている。
〈実施形態2〉
前述の実施形態1は、第2のN型MOSトランジスタTr3に入力パルス信号を入力し、遅延回路16の出力をP型MOSトランジスタTr1及び第1のN型MOSトランジスタTr2に入力する構成(請求項1に相当)としたが、このN型MOSトランジスタの配置を入れ替えて、図6に示す構成(請求項2に相当)しても良い。
即ち、本実施形態のパルス生成回路1において、P型MOSトランジスタTr1はドレイン電極を第1の電源ラインに接続し、第1のN型MOSトランジスタTr4は、このP型MOSトランジスタTr1のソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続している。また、第2のN型MOSトランジスタTr5は、前記第1のN型MOSトランジスタTr2のソース電極にドレイン電極を接続し、第2の電源ライン(グランドライン)にソース電極を接続している。
そして、遅延回路16は、前記P型MOSトランジスタTr1のソース電極及び前記第1のN型MOSトランジスタTr4のドレイン電極に入力端子を接続し、前記P型MOSトランジスタのゲート電極及び第2のN型MOSトランジスタTr5のゲート電極に出力端子を接続している。
インバータ13は、前記P型MOSトランジスタTr1のソース電極及び前記第1のN型MOSトランジスタTr4のドレイン電極に入力端子を接続し、出力ラインclkに出力端子を接続している。また、キーパー15は、このインバータ13の入力端子が接続されるノードn1の電圧レベルを維持する。
このように本実施形態の構成であっても、入力ラインCLKに入力パルス信号が入力された場合のノードn1,n2に現れる波形は前述の図3,4と同じであり、前述の実施形態1と同様の効果が得られる。
なお、以下の実施形態において、第1,2のN型MOSトランジスタTr2,Tr3の配置を本形態と同様に第1,2のN型MOSトランジスタTr4,Tr5に変更しても良い。
〈実施形態3〉
前述の実施形態1では、遅延回路の入力端子をP型MOSトランジスタTr1のソース電極及び第1のN型MOSトランジスタTr2のドレイン電極、即ちノードn1に接続していたが、本発明はこれに限定されない。例えば本実施形態では、図7のように遅延回路12の入力端子を出力ラインclkに接続している。この遅延回路12は、奇数段のインバータを直列に接続した構成である。その他の構成は、前述の実施形態1と同じであるので、同一の要素に同符号を付すなどして再度の説明を省略している。
即ち、本実施形態のパルス生成回路1では、ノードn1の電圧レベルがインバータ13で反転されて遅延回路12に入力されるので、この電圧レベルを反転してノードn2に出力している。
このように本実施形態の構成であっても、入力ラインCLKに入力パルス信号が入力された場合のノードn1,n2に現れる波形は前述の図3,4と同じであり、前述の実施形態1と同様の効果が得られる。
〈実施形態4〉
前述の実施形態1では、キーパー15がノードn1の電圧レベルをHi又はLoに維持するフルキーパとして機能しているが、入力パルス信号よりも短いパルスを生成するパルス生成回路(所謂チョッパー)の場合には、ノードn1をHiに維持できれば良いので、ノードn1をHi状態に維持するハイキーパーとしても良い。
本実施形態では、図8に示すように、ハイキーパー17をP型MOSトランジスタで構成し、ゲート電極を出力ラインclkに接続している。これにより出力ラインclkがLoになった場合に電源からの電圧を印加してノードn1の電圧レベルをHiに維持している。
本実施形態の構成であっても、入力ラインCLKに入力パルス信号が入力された場合のノードn1,n2に現れる波形は前述の図4と同じであり、前述の実施形態1と同様の効果が得られる。
〈実施形態5〉
本実施形態は、前述の実施形態3(図7)のパルス生成回路1のキーパー15に代えてハイキーパー17を設けた構成であり、その他の構成は実施形態3と同じである。
図9は、本実施形態の説明図である。同図に示したように、本実施形態のパルス生成回路1は、ハイキーパー17をP型MOSトランジスタで構成し、ゲート電極を出力ラインclkに接続している。
本実施形態の構成であっても、入力ラインCLKに入力パルス信号が入力された場合のノードn1,n2に現れる波形は前述の図4と同じであり、前述の実施形態3と同様の効果が得られる。
〈実施形態6〉
本実施形態は、前述の実施形態1と比べて遅延回路にタップを設けた点が異なっており、その他の構成は実施形態1と同じである。このため前述の実施形態1と同一の要素には同符号を付す等して再度の説明を省略する。
図10は、本実施形態の説明図である。同図に示したように、本実施形態のパルス生成回路1は、遅延回路18にn本のタップCT1〜CTnを設けている。
該遅延回路18は、何れのタップCT1〜CTnにコントロール信号を入力されたかによって遅延期間を変更する。
従って、所望のタップCT1〜CTnにコントロール信号を入力することで、遅延期間を選択でき、図3に示したノードn1の立下り(#2)からノードn2の立下り(#4)までの期間を変更して、所望のパルス幅の出力パルス信号を生成できる。
このように本実施形態のパルス生成回路によれば、前述の実施形態1の効果に加え、出力パルス信号のパルス幅を任意に変更することができる。
〈実施形態7〉
本実施形態は、前述の実施形態1と比べてコントロールブロックを備えて遅延回路の遅延期間をフィードバック制御した点が異なっており、その他の構成は実施形態1と同じである。このため前述の実施形態1と同一の要素には同符号を付す等して再度の説明を省略する。
図11は、本実施形態の説明図である。同図に示したように、本実施形態のパルス生成回路1は、コントロールブロック2を備え、遅延回路19にフィードバック信号を入力している。
コントロールブロック2は、入力端子を前記出力ラインclkに接続しており、出力ラインclkから入力されたパルス信号を出力ラインclk2から後段の回路へ出力すると共に、該パルス信号のパルス幅が所定のパルス幅か否かを判定し、所定のパルス幅でなければ、この所定のパルス幅となるようにフィードバック信号を遅延回路19に入力する。
該遅延回路19は、フィードバック信号に応じて遅延期間を何れのタップCT1〜CTnにコントロール信号を入力されたかによって遅延期間を変更する。
即ち、後段の回路で必要なパルス幅がWxであるとき、コントロールブロック2は、出力ラインclkからのパルス信号のパルス幅がパルス幅Wxよりも短い場合、遅延期間を長くする旨のフィードバック信号を遅延回路19に入力する。そして出力ラインclkからのパルス信号のパルス幅がパルス幅Wxよりも長い場合、遅延期間を短くする旨のフィードバック信号を遅延回路19に入力する。これにより出力ラインclk,clk2の出力パルスのパルス幅が所定のパルス幅にフィードバック制御される。
このように本実施形態のパルス生成回路によれば、前述の実施形態1の効果に加え、出力パルス信号のパルス幅を保証することができる。
〈実施形態8〉
本実施形態は、前述の実施形態7と比べて遅延回路にタップを設けた点が異なっており、その他の構成は実施形態7と同じである。このため前述の実施形態7と同一の要素には同符号を付す等して再度の説明を省略する。
図12は、本実施形態の説明図である。同図に示したように、本実施形態のパルス生成回路1は、遅延回路21にn本のタップCT1〜CTnを設けている。
該遅延回路18は、何れのタップCT1〜CTnにコントロール信号を入力されたかによって遅延期間を変更する。
コントロールブロック2は、この変更した遅延時間の情報を遅延回路或いはコントロール信号を送信する回路から受信して該遅延時間に基づいてフィードバック制御を行っても良いし、予め遅延回路21で選択されるn個の遅延時間に応じたパルス幅を設定しておき、最も近いパルス幅に近づけるようにフィードバック制御を行っても良い。
このように本実施形態のパルス生成回路によれば、前述の実施形態1の効果に加え、出力パルス信号のパルス幅を任意に変更することができ、この変更したパルス幅を保証できる。
〈実施形態9〉
本実施形態は、前述の実施形態1と比べて遅延回路に停止用の入力部を設けた点が異なっており、その他の構成は実施形態1と同じである。このため前述の実施形態1と同一の要素には同符号を付す等して再度の説明を省略する。
図13は、本実施形態の説明図である。本実施形態の遅延回路22は、停止信号が入力された場合に、出力電圧をLo、即ちノードn2、P型MOSトランジスタTr1と第1のトランジスタTr2のゲート電極の電圧レベルをLoとし、解除信号が入力されるまでこれを維持する。
従って、ノードn1がHiに維持され、出力ラインclkの電圧レベルがLoに固定される。
このように本実施形態のパルス生成回路によれば、前述の実施形態1の効果に加え、入力ラインCLKにパルス信号が入力されている場合でも、出力ラインへのパルス信号の出力を停止することができる。
〈実施形態10〉
本実施形態は、前述の実施形態1と比べて第1のN型MOSトランジスタTr2と遅延回路16の出力との間にゲート回路を備えた点が異なっており、その他の構成は実施形態1と同じである。このため前述の実施形態1と同一の要素には同符号を付す等して再度の説明を省略する。
図14に示すように遅延時間が入力パルス信号のパルス幅に対して短すぎると(約1/2以下)、入力ラインCLKがHiのままノードn2が再びHiとなるので、ノードn1が立下り、発振することがある。
このため本実施形態では、図15に示すように遅延回路23の出力端子と第1のN型MOSトランジスタのゲート電極との間にゲート回路24を備えた。該ゲート回路23は、前記入力ラインCLKに入力端子を接続させたチョップ用遅延回路25と、該チョップ用遅延回路25の出力端子及び前記遅延回路23の出力端子に入力端子をそれぞれ接続したNOR回路26とを備え、前記遅延回路23の出力を反転させたパルス信号と前記チョップ用遅延回路25からのパルス信号との否定論理和を第2のN型MOSトランジスタTr2のゲート電極に入力する。
これにより、図16に示すようにノードn3、即ち第1のN型MOSトランジスタTr2のゲート電極の電圧レベルを入力ラインがHiの間Loに維持することができ、発振が防止される。
このように本実施形態のパルス生成回路によれば、前述の実施形態1の効果に加え、遅延回路の遅延期間が入力パルス信号のパルス幅の半分以下である場合にも発振を防止できる。
〈その他の実施形態〉
上記実施形態は、適宜組み合わせて実施しても良い。例えば、図1のパルス生成回路1は、実施形態8と実施形態9を組み合わせたものである。
また、本発明のパルス生成回路は、図17に示すように他段に設けて種々のパルス信号が得られるように構成しても良い。
Claims (8)
- ドレイン電極を第1の電源ラインに接続したP型MOSトランジスタと、
前記P型MOSトランジスタのソース電極にドレイン電極を接続した第1のN型MOSトランジスタと、
前記第1のN型MOSトランジスタのソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続し、第2の電源ラインにソース電極を接続した第2のN型MOSトランジスタと、
前記P型MOSトランジスタのソース電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続し、前記P型MOSトランジスタのゲート電極及び第1のN型MOSトランジスタのゲート電極に出力端子を接続した遅延回路と、
前記P型MOSトランジスタのソース電極及び前記第2のN型MOSトランジスタのドレイン電極に入力端子を接続し、生成したパルスを出力する出力ラインに出力端子を接続したインバータと
前記インバータの入力端子が接続されるラインの電圧レベルを維持するキーパーとを備え、
前記入力ラインに入力パルス信号が入力された場合に、前記遅延回路の遅延期間に応じたパルス幅の出力パルスを生成するパルス生成回路。 - ドレイン電極を第1の電源ラインに接続したP型MOSトランジスタと、
前記P型MOSトランジスタのソース電極にドレイン電極を接続し、入力パルス信号が入力される入力ラインにゲート電極を接続した第1のN型MOSトランジスタと、
前記第1のN型MOSトランジスタのソース電極にドレイン電極を接続し、第2の電源ラインにソース電極を接続した第2のN型MOSトランジスタと、
前記P型MOSトランジスタのソース電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続し、前記P型MOSトランジスタのゲート電極及び第2のN型MOSトランジスタのゲート電極に出力端子を接続した遅延回路と、
前記P型MOSトランジスタのソース電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続し、生成したパルスを出力する出力ラインに出力端子を接続したインバータと、
前記インバータの入力端子が接続されるラインの電圧レベルを維持するキーパーと、を備え、
前記入力ラインに入力パルス信号が入力された場合に、前記遅延回路の遅延に応じたパルス幅の出力パルスを生成するパルス生成回路。 - 前記出力パルスのパルス幅が、入力パルス信号のパルス幅よりも短い場合に前記キーパーをハイキーパーとした請求項1又は2に記載のパルス生成回路。
- 前記遅延回路が、前記インバータを介して前記P型MOSトランジスタのソース電極及び前記第1のN型MOSトランジスタのドレイン電極に入力端子を接続させており、該入力端子から入力されたパルスを反転して前記P型MOSトランジスタのゲート電極及び第2のN型MOSトランジスタのゲート電極に出力する請求項1又は2記載のパルス生成回路。
- 前記遅延回路が、少なくとも1つのタップを備え、該タップを介して入力された制御信号に基づいて遅延時間を調整する請求項1に記載のパルス生成回路。
- 前記遅延回路が、停止信号を受信した場合にP型MOSトランジスタと第1のN型MOSトランジスタのゲート電極の電圧レベルをHiに維持して出力パルスの出力を停止させる請求項1に記載のパルス生成回路。
- 前記遅延回路の出力端子と前記第1のN型MOSトランジスタのゲート電極との間にゲート回路を備え、
前記ゲート回路が、前記入力ラインに入力端子を接続させたチョップ用遅延回路と、該チョップ用遅延回路の出力端子及び前記遅延回路の出力端子に入力端子をそれぞれ接続したNOR回路とを備え、前記遅延回路の出力を反転させたパルス信号と前記チョップ用遅延回路からのパルス信号との否定論理和を第2のN型MOSトランジスタのゲート電極に入力する請求項1に記載のパルス生成回路。 - 前記遅延回路の出力端子と前記第2のN型MOSトランジスタのゲート電極との間にゲート回路を有し、
前記ゲート回路が、前記入力ラインに入力端子を接続させたチョップ用遅延回路と、該チョップ用遅延回路の出力端子及び前記遅延回路の出力端子に入力端子をそれぞれ接続したNOR回路とを備え、前記遅延回路の出力を反転させたパルス信号と前記チョップ用遅延回路からのパルス信号との否定論理和を第1のN型MOSトランジスタのゲート電極に入力する請求項2に記載のパルス生成回路。
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