JPH11136108A - 出力回路 - Google Patents
出力回路Info
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- JPH11136108A JPH11136108A JP30163497A JP30163497A JPH11136108A JP H11136108 A JPH11136108 A JP H11136108A JP 30163497 A JP30163497 A JP 30163497A JP 30163497 A JP30163497 A JP 30163497A JP H11136108 A JPH11136108 A JP H11136108A
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Abstract
(57)【要約】
【課題】 スイッチング動作時に発生するノイズが小さ
く、信号変化が速く耐ノイズ性に優れる出力回路を提供
する。 【解決手段】 出力部のＰチャンネルＭＯＳトランジス
タをＰ１、Ｐ２及びＰ３の複数の出力トランジスタに分
割し、電源端子（ＶＤＤ２）と出力端子ＯＵＴの間に並
列に接続し、それぞれのゲート信号にレベルシフト回路
４、５及び６を付加して出力バッファ回路を構成する。
遅延回路８、９を用いて、スイッチング動作の初期には
Ｐ１のみをオンし、スイッチング動作の終期にはＰ２で
補助し、スイッチング動作時以外の定常動作時にはゲー
ト幅の大きなトランジスタＰ１を更にオンすることで信
号のノイズ耐性を高める。
く、信号変化が速く耐ノイズ性に優れる出力回路を提供
する。 【解決手段】 出力部のＰチャンネルＭＯＳトランジス
タをＰ１、Ｐ２及びＰ３の複数の出力トランジスタに分
割し、電源端子（ＶＤＤ２）と出力端子ＯＵＴの間に並
列に接続し、それぞれのゲート信号にレベルシフト回路
４、５及び６を付加して出力バッファ回路を構成する。
遅延回路８、９を用いて、スイッチング動作の初期には
Ｐ１のみをオンし、スイッチング動作の終期にはＰ２で
補助し、スイッチング動作時以外の定常動作時にはゲー
ト幅の大きなトランジスタＰ１を更にオンすることで信
号のノイズ耐性を高める。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
出力バッファ回路に関し、更に詳しくは、大電流で容量
性の負荷を駆動する、半導体集積回路の出力バッファ回
路に関する。
出力バッファ回路に関し、更に詳しくは、大電流で容量
性の負荷を駆動する、半導体集積回路の出力バッファ回
路に関する。
【０００２】
【従来の技術】図３に従来の半導体集積回路の出力バッ
ファ回路を示す。出力バッファ回路は、入力信号ＩＮを
所定のタイミングで次段に伝える出力制御部１と、低電
圧信号を高電圧信号に変換するレベルシフト部２と、第
一の電源（以下、ＶＤＤ２と記す）にソースが接続さ
れ、出力端子ＯＵＴにドレインが接続されるＰチャンネ
ルＭＯＳトランジスタＰ８、及び、第二の電源（以下、
ＶＳＳと記す）にソースが接続され出力端子ＯＵＴにド
レインが接続されるＮチャンネルＭＯＳトランジスタＮ
６から成るＭＯＳ出力部３とで構成される。図４は図３
の出力バッファ回路の信号タイミングチャートである。
入力信号ＩＮがロウレベルからハイレベルに変化する
と、出力制御部１のインバータ１（ＩＮＶ１）からの出
力である反転信号ａ、ＩＮＶ６からの出力である反転遅
延信号ｃによって、レベルシフト部２のＮチャンネルＭ
ＯＳトランジスタＮ８、出力部３のＮチャンネルＭＯＳ
トランジスタＮ６が夫々オフ状態になる。
ファ回路を示す。出力バッファ回路は、入力信号ＩＮを
所定のタイミングで次段に伝える出力制御部１と、低電
圧信号を高電圧信号に変換するレベルシフト部２と、第
一の電源（以下、ＶＤＤ２と記す）にソースが接続さ
れ、出力端子ＯＵＴにドレインが接続されるＰチャンネ
ルＭＯＳトランジスタＰ８、及び、第二の電源（以下、
ＶＳＳと記す）にソースが接続され出力端子ＯＵＴにド
レインが接続されるＮチャンネルＭＯＳトランジスタＮ
６から成るＭＯＳ出力部３とで構成される。図４は図３
の出力バッファ回路の信号タイミングチャートである。
入力信号ＩＮがロウレベルからハイレベルに変化する
と、出力制御部１のインバータ１（ＩＮＶ１）からの出
力である反転信号ａ、ＩＮＶ６からの出力である反転遅
延信号ｃによって、レベルシフト部２のＮチャンネルＭ
ＯＳトランジスタＮ８、出力部３のＮチャンネルＭＯＳ
トランジスタＮ６が夫々オフ状態になる。
【０００３】一方、出力制御部１のＩＮＶ３からの出力
である非反転遅延信号（以下、単に遅延信号という）ｂ
によって、レベルシフト部２のＮチャンネルＮＯＳトラ
ンジスタＮ７がオン状態になり、ノードｄの電位がＶＤ
Ｄ２近傍（ＶＤＤ２からＰチャンネルＭＯＳトランジス
タＰ９のしきい値だけ下がった電圧）からＶＳＳ電位に
変化する。これによって、出力部３のＰチャンネルＭＯ
ＳトランジスタＰ１とレベルシフト部２のＰチャンネル
ＭＯＳトランジスタＰ１０とがオン状態になると同時
に、ノードｅの電位がＶＳＳからＶＤＤ２に変化し、レ
ベルシフト部２のＰチャンネルＭＯＳトランジスタＰ２
がオフ状態になる。
である非反転遅延信号（以下、単に遅延信号という）ｂ
によって、レベルシフト部２のＮチャンネルＮＯＳトラ
ンジスタＮ７がオン状態になり、ノードｄの電位がＶＤ
Ｄ２近傍（ＶＤＤ２からＰチャンネルＭＯＳトランジス
タＰ９のしきい値だけ下がった電圧）からＶＳＳ電位に
変化する。これによって、出力部３のＰチャンネルＭＯ
ＳトランジスタＰ１とレベルシフト部２のＰチャンネル
ＭＯＳトランジスタＰ１０とがオン状態になると同時
に、ノードｅの電位がＶＳＳからＶＤＤ２に変化し、レ
ベルシフト部２のＰチャンネルＭＯＳトランジスタＰ２
がオフ状態になる。
【０００４】レベルシフト部２のＮチャンネルＭＯＳト
ランジスタＮ７がオン状態になってから、レベルシフト
部２のＰチャンネルＭＯＳトランジスタＰ９がオフ状態
になるまでの期間に、ＶＤＤ２から、トランジスタＰ９
のソース及びドレイン、トランジスタＮ７のドレイン及
びソースを経由してＶＳＳに貫通電流Ｉ２が流れる。ま
た、出力部３のＰチャンネルＭＯＳトランジスタＰ８が
オン状態になることにより、負荷ＣＬに電荷が充電さ
れ、出力信号ＯＵＴはＶＳＳからＶＤＤ２電位に変化す
る。この間、出力部３のＰチャンネルＭＯＳトランジス
タＰ８のオン状態の駆動能力に応じた充電電流ＩＯＨ１
がＶＤＤ２の電源配線から流れる。
ランジスタＮ７がオン状態になってから、レベルシフト
部２のＰチャンネルＭＯＳトランジスタＰ９がオフ状態
になるまでの期間に、ＶＤＤ２から、トランジスタＰ９
のソース及びドレイン、トランジスタＮ７のドレイン及
びソースを経由してＶＳＳに貫通電流Ｉ２が流れる。ま
た、出力部３のＰチャンネルＭＯＳトランジスタＰ８が
オン状態になることにより、負荷ＣＬに電荷が充電さ
れ、出力信号ＯＵＴはＶＳＳからＶＤＤ２電位に変化す
る。この間、出力部３のＰチャンネルＭＯＳトランジス
タＰ８のオン状態の駆動能力に応じた充電電流ＩＯＨ１
がＶＤＤ２の電源配線から流れる。
【０００５】
【発明が解決しようとする課題】従来の出力バッファ回
路では、その負荷容量に対応して出力部３を構成するＭ
ＯＳトランジスタのソース・ドレイン間抵抗を設定する
ようにそのゲート幅を決定している。このとき、出力ト
ランジスタの駆動能力を大きくとると、出力信号ＯＵＴ
がＶＳＳレベルからＶＤＤ２レベルに変化するとき、ス
イッチング時の電流変化が大きくなり、電源ノイズが発
生する。電源ノイズは、その出力バッファ回路を有する
半導体集積回路を誤作動させ、或いは、信号波形を歪ま
せる問題がある。
路では、その負荷容量に対応して出力部３を構成するＭ
ＯＳトランジスタのソース・ドレイン間抵抗を設定する
ようにそのゲート幅を決定している。このとき、出力ト
ランジスタの駆動能力を大きくとると、出力信号ＯＵＴ
がＶＳＳレベルからＶＤＤ２レベルに変化するとき、ス
イッチング時の電流変化が大きくなり、電源ノイズが発
生する。電源ノイズは、その出力バッファ回路を有する
半導体集積回路を誤作動させ、或いは、信号波形を歪ま
せる問題がある。
【０００６】上記に鑑み、本発明の目的は、出力バッフ
ァ回路を構成するＭＯＳトランジスタの駆動電流能力を
所望の大きさに設定し、且つ、スイッチング時に発生す
る電源ノイズを低減する、半導体集積回路のための出力
バッファ回路を提供することにある。
ァ回路を構成するＭＯＳトランジスタの駆動電流能力を
所望の大きさに設定し、且つ、スイッチング時に発生す
る電源ノイズを低減する、半導体集積回路のための出力
バッファ回路を提供することにある。
【０００７】
【課題を解決するための手段】上記に鑑み、本発明の出
力回路は、第１の視点において、第１の電源と出力端子
との間に接続され、入力信号に応答してオンする第１の
第１導電型トランジスタと、該第１の第１導電型トラン
ジスタに並列に接続され、入力信号から第１の所定時間
経過後に発生する第１の遅延信号に応答してオンする第
２の第１導電型トランジスタと、第２の電源と前記出力
端子との間に接続され、前記入力信号から所定の遅延時
間経過後に発生する入力信号の反転信号に応答してオン
する第２導電型トランジスタとを備えることを特徴とす
る。
力回路は、第１の視点において、第１の電源と出力端子
との間に接続され、入力信号に応答してオンする第１の
第１導電型トランジスタと、該第１の第１導電型トラン
ジスタに並列に接続され、入力信号から第１の所定時間
経過後に発生する第１の遅延信号に応答してオンする第
２の第１導電型トランジスタと、第２の電源と前記出力
端子との間に接続され、前記入力信号から所定の遅延時
間経過後に発生する入力信号の反転信号に応答してオン
する第２導電型トランジスタとを備えることを特徴とす
る。
【０００８】本発明の出力回路は、第２の視点におい
て、第１の第１導電型トランジスタと、該第１の第１導
電型トランジスタと第１の接続ノードで直列に接続され
第１の信号に応答する第１の第２導電型トランジスタ
と、第２の第１導電型トランジスタと、該第２の第１導
電型トランジスタと第２の接続ノードで直列に接続され
第１の信号から第１の遅延時間経過後に発生する第１の
信号の反転信号を成す第２の信号に応答する第２の第１
導電型トランジスタとを有し、前記第１の接続ノードが
前記第２の第１導電型トランジスタのゲートに、第２の
接続ノードが前記第１の第１導電型トランジスタのゲー
トに夫々接続された第１のレベルシフト部と、前記第２
のノードがゲートに接続される第３の第１導電型トラン
ジスタと、前記第３の第１導電型トランジスタと第３の
接続ノードで直列に接続され、前記第２の信号から第２
の所定時間経過後に発生する前記第２の信号の反転信号
を成す第３の信号に応答する第３の第２導電型トランジ
スタとを有する第１の出力部とを備える出力回路におい
て、前記第１の接続ノードがゲートに接続される第４の
第１導電型トランジスタと、該第４の第１導電型トラン
ジスタと第４の接続ノードで直列に接続され前記第２の
信号から第３の所定時間経過後に発生する第４の信号に
応答する第４の第２導電型トランジスタとを有する第２
のレベルシフト部と、前記第４の接続ノードがゲートに
接続され、前記第３の第１導電型トランジスタに並列に
接続される第５の第１導電型トランジスタから成る第２
の出力部とを備えることを特徴とする。
て、第１の第１導電型トランジスタと、該第１の第１導
電型トランジスタと第１の接続ノードで直列に接続され
第１の信号に応答する第１の第２導電型トランジスタ
と、第２の第１導電型トランジスタと、該第２の第１導
電型トランジスタと第２の接続ノードで直列に接続され
第１の信号から第１の遅延時間経過後に発生する第１の
信号の反転信号を成す第２の信号に応答する第２の第１
導電型トランジスタとを有し、前記第１の接続ノードが
前記第２の第１導電型トランジスタのゲートに、第２の
接続ノードが前記第１の第１導電型トランジスタのゲー
トに夫々接続された第１のレベルシフト部と、前記第２
のノードがゲートに接続される第３の第１導電型トラン
ジスタと、前記第３の第１導電型トランジスタと第３の
接続ノードで直列に接続され、前記第２の信号から第２
の所定時間経過後に発生する前記第２の信号の反転信号
を成す第３の信号に応答する第３の第２導電型トランジ
スタとを有する第１の出力部とを備える出力回路におい
て、前記第１の接続ノードがゲートに接続される第４の
第１導電型トランジスタと、該第４の第１導電型トラン
ジスタと第４の接続ノードで直列に接続され前記第２の
信号から第３の所定時間経過後に発生する第４の信号に
応答する第４の第２導電型トランジスタとを有する第２
のレベルシフト部と、前記第４の接続ノードがゲートに
接続され、前記第３の第１導電型トランジスタに並列に
接続される第５の第１導電型トランジスタから成る第２
の出力部とを備えることを特徴とする。
【０００９】本発明の出力回路は、その一実施形態例に
おいて、出力ラインの負荷容量を充放電する出力部にお
ける出力トランジスタを複数に分割し、各々のゲート電
極を制御するためのレベルシフト回路に入力する信号に
ある所定の遅延時間を設ける。出力信号が変化する期間
に、１つの出力トランジスタのみをオンさせることで、
出力の変化が緩やかになり、その時点で流れる電流のピ
ーク値が押さえられる。また、出力信号の変化が緩やか
になった時点以降、又は、出力電位がある電位に到達し
た時点以降に、そのほかのトランジスタをオンするよう
に遅延時間を設定することで、出力変化を補助すること
ができ、出力トランジスタの電流駆動能力を所望の値に
設定できる。また、遅延時間の設定によっては、スイッ
チングが完了した後の出力トランジスタの駆動能力も確
保できる。
おいて、出力ラインの負荷容量を充放電する出力部にお
ける出力トランジスタを複数に分割し、各々のゲート電
極を制御するためのレベルシフト回路に入力する信号に
ある所定の遅延時間を設ける。出力信号が変化する期間
に、１つの出力トランジスタのみをオンさせることで、
出力の変化が緩やかになり、その時点で流れる電流のピ
ーク値が押さえられる。また、出力信号の変化が緩やか
になった時点以降、又は、出力電位がある電位に到達し
た時点以降に、そのほかのトランジスタをオンするよう
に遅延時間を設定することで、出力変化を補助すること
ができ、出力トランジスタの電流駆動能力を所望の値に
設定できる。また、遅延時間の設定によっては、スイッ
チングが完了した後の出力トランジスタの駆動能力も確
保できる。
【００１０】
【発明の実施の形態】図面を参照し、本発明の実施形態
例に基づいて、本発明を更に詳細に説明する。図１は、
本発明の一実施形態例に係る出力回路を示す回路図であ
る。本実施形態例の出力回路は、容量性負荷ＣＬを駆動
する出力バッファ回路であって、出力トランジスタ部を
複数のＰチャンネル出力トランジスタ、第１〜第３の出
力トランジスタＰ３、Ｐ２、Ｐ１に分割し、夫々をＶＤ
Ｄ２と出力端子ＯＵＴとの間に並列に接続すると共に、
出力端子ＯＵＴとＶＳＳとの間にＮチャンネル出力トラ
ンジスタＮ１を接続している。更に、第１〜第３のレベ
ルシフト回路６〜４、及び、出力制御回路７をＰチャン
ネル出力トランジスタを設け、出力トランジスタＰ３、
Ｐ２、Ｐ１を制御している。
例に基づいて、本発明を更に詳細に説明する。図１は、
本発明の一実施形態例に係る出力回路を示す回路図であ
る。本実施形態例の出力回路は、容量性負荷ＣＬを駆動
する出力バッファ回路であって、出力トランジスタ部を
複数のＰチャンネル出力トランジスタ、第１〜第３の出
力トランジスタＰ３、Ｐ２、Ｐ１に分割し、夫々をＶＤ
Ｄ２と出力端子ＯＵＴとの間に並列に接続すると共に、
出力端子ＯＵＴとＶＳＳとの間にＮチャンネル出力トラ
ンジスタＮ１を接続している。更に、第１〜第３のレベ
ルシフト回路６〜４、及び、出力制御回路７をＰチャン
ネル出力トランジスタを設け、出力トランジスタＰ３、
Ｐ２、Ｐ１を制御している。
【００１１】第１のＰチャンネル出力トランジスタＰ３
のゲートは、第１のレベルシフト部６のＰチャンネルＭ
ＯＳトランジスタＰ６のドレインとＮチャンネルＭＯＳ
トランジスタＮ４のどレインとＰチャンネルトランジス
タＰ７のゲートに接続する。Ｎチャンネルトランジスタ
Ｎ４のゲートには出力制御部７のＩＮＶ３の出力信号ｂ
を入力し、ＰチャンネルトランジスタＰ６のゲートは、
Ｐチャンネルトランジスタ７とＮチャンネルトランジス
タのドレインを相互に接続するノードｅに接続する。
のゲートは、第１のレベルシフト部６のＰチャンネルＭ
ＯＳトランジスタＰ６のドレインとＮチャンネルＭＯＳ
トランジスタＮ４のどレインとＰチャンネルトランジス
タＰ７のゲートに接続する。Ｎチャンネルトランジスタ
Ｎ４のゲートには出力制御部７のＩＮＶ３の出力信号ｂ
を入力し、ＰチャンネルトランジスタＰ６のゲートは、
Ｐチャンネルトランジスタ７とＮチャンネルトランジス
タのドレインを相互に接続するノードｅに接続する。
【００１２】第２のＰチャンネル出力トランジスタＰ２
のゲートは、第２のレベルシフト部５のＰチャンネルＭ
ＯＳトランジスタＰ５とＮチャンネルＭＯＳトランジス
タＮ３のドレインとに接続する。Ｎチャンネルトランジ
スタＮ３のゲートには出力制御部７のＩＮＶ７の出力信
号ｆを入力し、ＰチャンネルトランジスタＰ５のゲート
は、第１のレベルシフト部６の前記ノードｅに接続す
る。
のゲートは、第２のレベルシフト部５のＰチャンネルＭ
ＯＳトランジスタＰ５とＮチャンネルＭＯＳトランジス
タＮ３のドレインとに接続する。Ｎチャンネルトランジ
スタＮ３のゲートには出力制御部７のＩＮＶ７の出力信
号ｆを入力し、ＰチャンネルトランジスタＰ５のゲート
は、第１のレベルシフト部６の前記ノードｅに接続す
る。
【００１３】第３のＰチャンネル出力トランジスタＰ１
のゲートは、第３のレベルシフト部４のＰチャンネルＭ
ＯＳトランジスタＰ４のドレインとＮチャンネルＭＯＳ
トランジスタＮ２のドレインとに接続し、Ｎチャンネル
トランジスタＮ２のゲートには出力制御部７のＩＮＶ８
の出力信号ｇを入力する。また、Ｐチャンネルトランジ
スタＰ４のゲートは、第１のレベルシフト部５の前記ノ
ードｅに接続する。
のゲートは、第３のレベルシフト部４のＰチャンネルＭ
ＯＳトランジスタＰ４のドレインとＮチャンネルＭＯＳ
トランジスタＮ２のドレインとに接続し、Ｎチャンネル
トランジスタＮ２のゲートには出力制御部７のＩＮＶ８
の出力信号ｇを入力する。また、Ｐチャンネルトランジ
スタＰ４のゲートは、第１のレベルシフト部５の前記ノ
ードｅに接続する。
【００１４】出力制御部７は、従来の出力制御部と同様
な構成の、入力信号ＩＮが入力され反転信号ａを出力す
る第１のインバータＩＮＶ１と、入力信号ＩＮが入力さ
れその遅延信号ｂを出力する、縦続接続された１対のイ
ンバータＩＮＶ２及びＩＮＶ３と、入力信号ＩＮが入力
されその遅延反転信号ｃを出力する、縦続接続された３
つのインバータＩＮＶ４、ＩＮＶ５、ＩＮＶ６とを有す
る。出力制御部７は、更に、ＩＮＶ３からの遅延信号ｂ
を更に遅延させ所定のタイミングで次段に伝える遅延回
路８と、遅延回路８の出力信号ｈと遅延信号ｂとを入力
とする否定論理積回路１（ＮＡＮＤ１）と、ＮＡＮＤ１
の出力を反転して出力信号ｆを出力するＩＮＶ７と、遅
延回路８の出力記号ｈを更に遅延させ所定のタイミング
で次段に伝える遅延回路９と、遅延回路９の出力信号ｉ
と遅延信号ｂとを入力とするＮＡＮＤ２と、ＮＡＮＤ２
の出力を反転して出力信号ｇを出力するＩＮＶ８とを有
する。Ｎチャンネル出力トランジスタＮ１のゲートに
は、出力制御部７からの遅延反転信号ｃを入力する。
な構成の、入力信号ＩＮが入力され反転信号ａを出力す
る第１のインバータＩＮＶ１と、入力信号ＩＮが入力さ
れその遅延信号ｂを出力する、縦続接続された１対のイ
ンバータＩＮＶ２及びＩＮＶ３と、入力信号ＩＮが入力
されその遅延反転信号ｃを出力する、縦続接続された３
つのインバータＩＮＶ４、ＩＮＶ５、ＩＮＶ６とを有す
る。出力制御部７は、更に、ＩＮＶ３からの遅延信号ｂ
を更に遅延させ所定のタイミングで次段に伝える遅延回
路８と、遅延回路８の出力信号ｈと遅延信号ｂとを入力
とする否定論理積回路１（ＮＡＮＤ１）と、ＮＡＮＤ１
の出力を反転して出力信号ｆを出力するＩＮＶ７と、遅
延回路８の出力記号ｈを更に遅延させ所定のタイミング
で次段に伝える遅延回路９と、遅延回路９の出力信号ｉ
と遅延信号ｂとを入力とするＮＡＮＤ２と、ＮＡＮＤ２
の出力を反転して出力信号ｇを出力するＩＮＶ８とを有
する。Ｎチャンネル出力トランジスタＮ１のゲートに
は、出力制御部７からの遅延反転信号ｃを入力する。
【００１５】図２を併せて参照し、上記実施形態例の動
作について説明する。入力信号ＩＮがロウレベルからハ
イレベルに変化すると、出力制御部７の出力である第１
の信号を成す反転信号ａ及び第３の信号を成す反転遅延
信号ｃがハイレベルからロウレベルに変化する。このた
め、第１のレベルシフト部６のＮチャンネルＭＯＳトラ
ンジスタＮ５と出力部のＮチャンネル出力ＭＯＳトラン
ジスタＮ１とがオフ状態になる。一方、出力制御部７の
第２の信号を成す遅延信号ｂは、ある所定時間後にロウ
レベルからハイレベルに変化する。このため、まず第１
のレベルシフト部６のＮチャンネルＭＯＳトランジスタ
Ｎ４がオン状態になり、レベルシフト部６のノードｄの
電位が下降し、これによってレベルシフト部６のＰチャ
ンネルＭＯＳトランジスタＰ７と第１の出力トランジス
タＰ３とがオン状態になる。このため、レベルシフト部
６のノードｅの電位は上昇を始め、各レベルシフト部
４、５、６のＰチャンネルＭＯＳトランジスタＰ４、Ｐ
５、Ｐ６が同時にオフ状態になる。このとき、第１のレ
ベルシフト部６のＮチャンネルトランジスタＮ４がオン
状態になってからＰチャンネルトランジスタＰ６がオフ
状態になるまでの期間にこれらトランジスタを貫通して
貫通電流Ｉが流れる。同時に第１のＰチャンネル出力ト
ランジスタＰ３もオン状態になるため、出力端子ＯＵＴ
もロウレベルからハイレベルに変化する。ここで、第１
の出力トランジスタＰ３の電流駆動能力は、電源ノイズ
を生ずることなく出力出力端子ＯＵＴにつながれた容量
ＣＬを充電するために最適な所定値に抑えられており、
この第１の出力トランジスタＰ３のトランジスタの電流
駆動能力に応じた充電電流ＩＯＨが流れる。これによっ
て、信号変化の際のピーク電流値が低く押さえられ、出
力端子ＯＵＴは比較的緩やかに変化し始める。
作について説明する。入力信号ＩＮがロウレベルからハ
イレベルに変化すると、出力制御部７の出力である第１
の信号を成す反転信号ａ及び第３の信号を成す反転遅延
信号ｃがハイレベルからロウレベルに変化する。このた
め、第１のレベルシフト部６のＮチャンネルＭＯＳトラ
ンジスタＮ５と出力部のＮチャンネル出力ＭＯＳトラン
ジスタＮ１とがオフ状態になる。一方、出力制御部７の
第２の信号を成す遅延信号ｂは、ある所定時間後にロウ
レベルからハイレベルに変化する。このため、まず第１
のレベルシフト部６のＮチャンネルＭＯＳトランジスタ
Ｎ４がオン状態になり、レベルシフト部６のノードｄの
電位が下降し、これによってレベルシフト部６のＰチャ
ンネルＭＯＳトランジスタＰ７と第１の出力トランジス
タＰ３とがオン状態になる。このため、レベルシフト部
６のノードｅの電位は上昇を始め、各レベルシフト部
４、５、６のＰチャンネルＭＯＳトランジスタＰ４、Ｐ
５、Ｐ６が同時にオフ状態になる。このとき、第１のレ
ベルシフト部６のＮチャンネルトランジスタＮ４がオン
状態になってからＰチャンネルトランジスタＰ６がオフ
状態になるまでの期間にこれらトランジスタを貫通して
貫通電流Ｉが流れる。同時に第１のＰチャンネル出力ト
ランジスタＰ３もオン状態になるため、出力端子ＯＵＴ
もロウレベルからハイレベルに変化する。ここで、第１
の出力トランジスタＰ３の電流駆動能力は、電源ノイズ
を生ずることなく出力出力端子ＯＵＴにつながれた容量
ＣＬを充電するために最適な所定値に抑えられており、
この第１の出力トランジスタＰ３のトランジスタの電流
駆動能力に応じた充電電流ＩＯＨが流れる。これによっ
て、信号変化の際のピーク電流値が低く押さえられ、出
力端子ＯＵＴは比較的緩やかに変化し始める。
【００１６】出力制御部７のＩＮＶ７の第４の出力信号
を成す信号ｆは、遅延信号ｂからある所定の遅延時間ｔ
ｄ１経過後にハイレベルからロウレベルに変化する。こ
の変化を受けて、第２のレベルシフト部５のＮチャンネ
ルＭＯＳトランジスタＮ３はオン状態になり、第２の出
力ＰチャンネルトランジスタＰ２がオン状態になる。こ
の時点で、すでにトランジスタＰ５はオフ状態になって
いるため、第２のレベルシフト部５では、前述したよう
な貫通電流は流れない。ここで、出力端子ＯＵＴの電位
がハイレベルＶＤＤ２に到達する直前の電位Ｖ１で第２
の出力トランジスタＰ２がオン状態となるように遅延時
間ｔｄ１が設定してあるので、出力端子ＯＵＴの電位
は、ＶＤＤ２電位への以降直前での信号変化が緩やかに
ならず、ＶＤＤ２電位まで素速く変化させることが出来
る。同様に、出力制御部７のＩＮＶ８の第５の出力信号
成す信号ｇは、遅延回路８の出力信号ｈの変化から所定
の遅延時間ｔｄ２経過後にハイレベルからロウレベルに
変化し、第１のレベルシフト部４のＮチャンネルＭＯＳ
トランジスタＮ２がオン状態になり、第３の出力Ｐチャ
ンネルトランジスタＰ１がオン状態になる。ここでもト
ランジスタＰ４が先にオフ状態になっているため、トラ
ンジスタＰ４とトランジスタＮ２での間では貫通電流が
流れない。遅延時間ｔｄ２は、出力端子がハイレベルに
変化する時間以上に設定してあるので、スイッチング後
の出力トランジスタによる電流駆動能力が確保できる。
を成す信号ｆは、遅延信号ｂからある所定の遅延時間ｔ
ｄ１経過後にハイレベルからロウレベルに変化する。こ
の変化を受けて、第２のレベルシフト部５のＮチャンネ
ルＭＯＳトランジスタＮ３はオン状態になり、第２の出
力ＰチャンネルトランジスタＰ２がオン状態になる。こ
の時点で、すでにトランジスタＰ５はオフ状態になって
いるため、第２のレベルシフト部５では、前述したよう
な貫通電流は流れない。ここで、出力端子ＯＵＴの電位
がハイレベルＶＤＤ２に到達する直前の電位Ｖ１で第２
の出力トランジスタＰ２がオン状態となるように遅延時
間ｔｄ１が設定してあるので、出力端子ＯＵＴの電位
は、ＶＤＤ２電位への以降直前での信号変化が緩やかに
ならず、ＶＤＤ２電位まで素速く変化させることが出来
る。同様に、出力制御部７のＩＮＶ８の第５の出力信号
成す信号ｇは、遅延回路８の出力信号ｈの変化から所定
の遅延時間ｔｄ２経過後にハイレベルからロウレベルに
変化し、第１のレベルシフト部４のＮチャンネルＭＯＳ
トランジスタＮ２がオン状態になり、第３の出力Ｐチャ
ンネルトランジスタＰ１がオン状態になる。ここでもト
ランジスタＰ４が先にオフ状態になっているため、トラ
ンジスタＰ４とトランジスタＮ２での間では貫通電流が
流れない。遅延時間ｔｄ２は、出力端子がハイレベルに
変化する時間以上に設定してあるので、スイッチング後
の出力トランジスタによる電流駆動能力が確保できる。
【００１７】上記実施形態例において、第１のＰチャン
ネル出力トランジスタのソース・ドレイン間の電流駆動
能力を所定値に抑えることで、電位変化の初期における
電流値を小さく抑え、第１のＰチャンネル出力トランジ
スタと第２のＰチャンネル出力トランジスタとの合計の
電流駆動能力を所望の電流駆動能力に設定することで、
所望の信号変化が得られる。また、第３のＰチャンネル
出力トランジスタによって、信号変化後のノイズによる
出力回路の誤動作が防止できる。
ネル出力トランジスタのソース・ドレイン間の電流駆動
能力を所定値に抑えることで、電位変化の初期における
電流値を小さく抑え、第１のＰチャンネル出力トランジ
スタと第２のＰチャンネル出力トランジスタとの合計の
電流駆動能力を所望の電流駆動能力に設定することで、
所望の信号変化が得られる。また、第３のＰチャンネル
出力トランジスタによって、信号変化後のノイズによる
出力回路の誤動作が防止できる。
【００１８】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の出力回路は、上記実施形態
例の構成にのみ限定されるものではなく、上記実施形態
例の構成から種々の修正及び変更を施した出力回路も、
本発明の範囲に含まれる。
づいて説明したが、本発明の出力回路は、上記実施形態
例の構成にのみ限定されるものではなく、上記実施形態
例の構成から種々の修正及び変更を施した出力回路も、
本発明の範囲に含まれる。
【００１９】
【発明の効果】以上、説明したように、本発明の出力回
路によると、信号変化の際の初期の電流変化を低く抑え
て発生する電源ノイズを低減することで、他の回路に与
える影響を低減しつつ、信号変化の初期以降又は信号変
化以後の電流駆動能力を補助することで、所望の信号伝
達速度又は所望の耐ノイズ特性が得られる。
路によると、信号変化の際の初期の電流変化を低く抑え
て発生する電源ノイズを低減することで、他の回路に与
える影響を低減しつつ、信号変化の初期以降又は信号変
化以後の電流駆動能力を補助することで、所望の信号伝
達速度又は所望の耐ノイズ特性が得られる。
【図１】本発明の一実施形態例の出力回路の回路図。
【図２】図１の出力回路の信号のタイミング図。
【図３】従来の出力回路の回路図。
【図４】図３の出力回路の信号タイミング図。
【符号の説明】 １、７ 出力制御部 ２、４〜６ レベルシフト回路部 ３ 出力部 ８、９ 遅延回路部 Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ
９、Ｐ１０ ＰチャンネルＭＯＳトランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ４，Ｎ５、Ｎ６、Ｎ７、Ｎ８ Ｎ
チャンネルＭＯＳトランジスタ ＣＬ 負荷容量 ＩＮ 入力端子、入力信号 ＯＵＴ 出力端子、出力信号 ＶＤＤ２、ＶＳＳ 電源端子 ＩＮＶ１〜８ インバータ回路 ＮＡＮＤ１、ＮＡＮＤ２ 否定論理積ゲート
９、Ｐ１０ ＰチャンネルＭＯＳトランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ４，Ｎ５、Ｎ６、Ｎ７、Ｎ８ Ｎ
チャンネルＭＯＳトランジスタ ＣＬ 負荷容量 ＩＮ 入力端子、入力信号 ＯＵＴ 出力端子、出力信号 ＶＤＤ２、ＶＳＳ 電源端子 ＩＮＶ１〜８ インバータ回路 ＮＡＮＤ１、ＮＡＮＤ２ 否定論理積ゲート
Claims (5)
- 【請求項１】 第１の電源と出力端子との間に接続さ
れ、入力信号に応答してオンする第１の第１導電型トラ
ンジスタと、該第１の第１導電型トランジスタに並列に
接続され、入力信号から第１の所定時間経過後に発生す
る第１の遅延信号に応答してオンする第２の第１導電型
トランジスタと、第２の電源と前記出力端子との間に接
続され、前記入力信号から所定の遅延時間経過後に発生
する入力信号の反転信号に応答してオンする第２導電型
トランジスタとを備えることを特徴とする出力回路。 - 【請求項２】 前記第１の遅延信号から第２の所定時間
経過後に発生する第２の遅延信号に応答してオンする第
３の第１導電型トランジスタを更に備える、請求項１に
記載の出力回路。 - 【請求項３】 前記第１〜第３の第１導電型トランジス
タのゲート電圧が、夫々レベルシフト回路によって制御
される、請求項１又は２に記載の出力回路。 - 【請求項４】 第１の第１導電型トランジスタと、該第
１の第１導電型トランジスタと第１の接続ノードで直列
に接続され第１の信号に応答する第１の第２導電型トラ
ンジスタと、第２の第１導電型トランジスタと、該第２
の第１導電型トランジスタと第２の接続ノードで直列に
接続され第１の信号から第１の遅延時間経過後に発生す
る第１の信号の反転信号を成す第２の信号に応答する第
２の第１導電型トランジスタとを有し、前記第１の接続
ノードが前記第２の第１導電型トランジスタのゲート
に、第２の接続ノードが前記第１の第１導電型トランジ
スタのゲートに夫々接続された第１のレベルシフト部
と、 前記第２のノードがゲートに接続される第３の第１導電
型トランジスタと、前記第３の第１導電型トランジスタ
と第３の接続ノードで直列に接続され、前記第２の信号
から第２の所定時間経過後に発生する前記第２の信号の
反転信号を成す第３の信号に応答する第３の第２導電型
トランジスタとを有する第１の出力部とを備える出力回
路において、 前記第１の接続ノードがゲートに接続される第４の第１
導電型トランジスタと、該第４の第１導電型トランジス
タと第４の接続ノードで直列に接続され前記第２の信号
から第３の所定時間経過後に発生する第４の信号に応答
する第４の第２導電型トランジスタとを有する第２のレ
ベルシフト部と、 前記第４の接続ノードがゲートに接続され、前記第３の
第１導電型トランジスタに並列に接続される第５の第１
導電型トランジスタから成る第２の出力部とを備えるこ
とを特徴とする出力バッファ回路。 - 【請求項５】 前記第１の接続ノードがゲートに接続さ
れる第６の第１導電型トランジスタと、該第６の第１導
電型トランジスタと第５の接続ノードで直列に接続され
前記第４の信号から第４の所定時間経過後に発生する第
５の信号に応答する第５の第２導電型トランジスタとを
有する第３のレベルシフト部と、 前記第５の接続ノードがゲートに接続され、前記第３の
第１導電型トランジスタに並列に接続される第７の第１
導電型トランジスタから成る第３の出力部とを更に備え
る、請求項４に記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30163497A JP3225903B2 (ja) | 1997-11-04 | 1997-11-04 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30163497A JP3225903B2 (ja) | 1997-11-04 | 1997-11-04 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11136108A true JPH11136108A (ja) | 1999-05-21 |
| JP3225903B2 JP3225903B2 (ja) | 2001-11-05 |
Family
ID=17899313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30163497A Expired - Fee Related JP3225903B2 (ja) | 1997-11-04 | 1997-11-04 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3225903B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094364A (ja) * | 2000-09-19 | 2002-03-29 | Toshiba Tec Corp | 容量性素子の駆動方法及び駆動装置 |
| US8138819B2 (en) | 2008-07-18 | 2012-03-20 | Denso Corporation | Driving transistor control circuit |
-
1997
- 1997-11-04 JP JP30163497A patent/JP3225903B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094364A (ja) * | 2000-09-19 | 2002-03-29 | Toshiba Tec Corp | 容量性素子の駆動方法及び駆動装置 |
| US8138819B2 (en) | 2008-07-18 | 2012-03-20 | Denso Corporation | Driving transistor control circuit |
| US8310296B2 (en) | 2008-07-18 | 2012-11-13 | Denso Corporation | Driving transistor control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3225903B2 (ja) | 2001-11-05 |
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