JP3036482B2 - 出力バッファ回路 - Google Patents

出力バッファ回路

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JP3036482B2 JP9252237A JP25223797A JP3036482B2 JP 3036482 B2 JP3036482 B2 JP 3036482B2 JP 9252237 A JP9252237 A JP 9252237A JP 25223797 A JP25223797 A JP 25223797A JP 3036482 B2 JP3036482 B2 JP 3036482B2
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【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は出力バッファ回路に
関し、特にPDP(プラズマディスプレイパネル)等の
表示用ドライバICなどに用いられる大電流で容量性負
荷を駆動する出力バッファ回路に関する。
【0002】
【従来の技術】この種の出力バッフア回路は、前段のロ
ジック回路の出力信号をレベルシフトするレベルシフタ
回路と、高電圧電源の供給を受け容量性負荷を駆動する
出力段とから成る。従来、この出力段に駆動能力が大き
いトランジスタを用いる必要があり、この出力トランジ
スタによる上記高電圧電源の高速なオンオフ動作に伴
い、大きなピーク電流が流れ電源配線上にノイズが発生
し、周辺の回路の誤動作の要因となっていた。
【0003】従来の一般的なこの種の出力バッファ回路
をブロックで示す図3を参照すると、この従来の出力バ
ッファ回路は、入力信号INの供給を受けて遅延させ所
定のタイミングの低電圧の信号a,b,cを出力して次
段に供給する出力制御部1と、低電圧の信号a,bを高
電圧のレベルシフト信号dに変換するレベルシフト部2
と、レベルシフト信号dと出力制御部1からの信号dと
の供給に応答して高電圧の電源VDD2からの電流を出
力信号OUTとして負荷CLに出力する出力バッファ部
3とを備える。
【0004】出力制御部1は、電源VDD1とVSSと
入力信号INの供給を受けこの信号INを反転して信号
aを出力するインバータINV1と、入力信号INの供
給を受けこの信号INを2回反転して信号bを出力する
インバータINV2,INV3と、入力信号INの供給
を受けこの信号INを反転して信号cを出力するインバ
ータINV4とを備える。これらインバータINV1〜
INV4は低電圧(5V)の電源VDD1とVSSとの
供給を受けて動作する。
【0005】レベルシフト部2は、ソースを電源VSS
にゲートに信号aの供給を受けるNチャンネルMOS型
のトランジスタN1と、ソースを電源VSSにゲートに
信号bの供給を受けドレインからレベルシフト信号dを
出力するNチャンネルMOS型のトランジスタN2と、
ソースを電源VDD2にドレインをトランジスタN1の
ドレインにそれぞれ接続しゲートをトランジスタN2の
ドレインに接続したPチャンネルMOS型のトランジス
タP1と、ソースを電源VDD2にドレインをトランジ
スタN2のドレインにゲートをトランジスタP1のドレ
インにそれぞれ接続したPチャンネルMOS型のトラン
ジスタP1とを備える。
【0006】出力バッファ部3は、ソースを電源VDD
2にドレインを出力端子TOにそれぞれ接続しゲートに
信号dの供給を受けるPチャンネルMOS型のトランジ
スタP3と、ソースを接地電位の電源VSSにドレイン
をトランジスタP3のドレインにそれぞれ接続しゲート
に信号cの供給を受けるNチャンネルMOS型のトラン
ジスタN3とを備える。
【0007】次に、図3及び各部波形をタイムチャート
で示す図4を参照して、従来の出力バッファ回路の動作
について説明すると、その動作の概要は、入力信号IN
のレベルに応じてトランジスタP3とトランジスタN3
とを相補的に切り換え、出力信号OUTを出力して負荷
容量CLを駆動することである。
【0008】図4を参照すると、入力信号INがLレベ
ルからHレベルへ遷移する信号である場合、インバータ
INV4の出力信号cは、出力制御部1の最高電位VD
D1すなわちHレベルから最低電位VSSすなわちLレ
ベルへと遷移し、この信号cのLレベルへの遷移に応答
して出力部バッファ部3のトランジスタN3がオフす
る。
【0009】一方、出力制御部1の相補の出力信号a,
bのレベル遷移に応答して、レベルシフト部2のトラン
ジスタが相補的にスイッチングし、出力バッファ部3の
トランジスタP3がオンすることにより、電源VDD2
からトランジスタP3を経由して負荷CLに充電電流i
が流れ電荷を充電し、出力信号OUTは出力バッファ部
3の最低電位VSSから最高電位VDD2に遷移する。
この時、トランジスタP3のオン状態の駆動能力に応じ
た充電電流iが、電源VDD2の配線上に流れる。
【0010】逆に、入力信号INがHレベルからLレベ
ルへ遷移する信号である場合、出力部バッファ部3のト
ランジスタN3がオンし、トランジスタP3はオフする
ので、負荷CLからトランジスタN3を経由して電源V
SSに放電電流が流れる。この時、トランジスタN3の
オン状態の駆動能力に応じた上記放電電流が、電源VS
Sの配線上に流れる。
【0011】ここで、出力制御部1のIインバータIN
V1〜INV4のトランジスタ、レベルシフト部2のト
ランジスタP1,P2N1,N2、及び出力バッファ部
3のトランジスタP3,N3の物理的寸法すなわちサイ
ズは、入力信号INのレベル遷移に対する出力信号OU
Tの電圧変化の時間差である遅延時間と、出力バッファ
部3の電流駆動能力との仕様を満足するように決定され
る。
【0012】負荷CLが大容量で、かつ遅延時間を小さ
くする必要がある場合、トランジスタP3,N3の駆動
能力を大きくする必要がある。公知のように、一般にト
ランジスタの駆動能力が大きい場合には、ステップ状入
力信号に対する一定負荷への電流供給の応答特性すなわ
ちスルーレートが大きくなる。
【0013】一方、上述の従来の出力バッフア回路3で
は、入力信号INのレベル遷移に応答して前段のレベル
シフト回路2の電源VDD2の全電圧がステップ状にト
ランジスタP3のゲート駆動信号すなわちゲートソース
間電圧として供給されるので、トランジスタP3は直ち
に最大駆動能力で負荷CLに充電電流iの供給を開始す
る。このため、トランジスタP3の負荷駆動時における
充電電流iの立ち上がりも極めて急峻となり、大きなピ
ーク電流を生じる。ピーク電流が増大すると電源配線の
インピーダンスによりこの電流対応の電圧すなわちノイ
ズが生じ、このノイズが周辺の各回路の動作に影響を与
え、はなはだしい場合には誤動作の要因となる。
【0014】上記ノイズの防止のため、出力トランジス
タのサイズを小さくする方法があるが、この方法は、定
常状態での出力トランジスタの電流駆動能力も低く抑え
られてしまうため、電流駆動能力の規定された回路で
は、仕様を満足できない。
【0015】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路は、容量性の負荷を高電圧で高速に駆動する
ため、出力段に駆動能力が大きいトランジスタを用いる
必要があり、この出力トランジスタによる上記高電圧の
高速なオンオフ動作に伴い、大きなピーク電流が流れ電
源配線上にノイズが発生し、周辺の回路の誤動作の要因
となるという欠点があった。
【0016】また、上記ノイズを抑圧するため出力トラ
ンジスタのサイズを小さくして最大駆動能力を低減する
方法は、定常状態での電流駆動能力も低下させてしまう
ため、電流駆動能力の規定された回路では仕様を満足で
きないという欠点があった。
【0017】本発明の目的は、出力バッファ回路を構成
するMOSトランジスタの定常状態における電流駆動能
力を低減することなく、スイッチング時のノイズの発生
を低減する出力バッファ回路を提供することにある。
【0018】
【課題を解決するための手段】本発明の出力バッファ回
路は、入力信号の供給を受け所定のタイミングの第1の
論理レベルの第1の信号と第2の信号とを出力する出力
制御部と、前記第1の信号を前記第1の論理レベルより
高い第2の論理レベルのレベルシフト信号に変換するレ
ベルシフト部と、ソースを前記第1の電源にドレインを
出力端子にそれぞれ接続しゲートに前記レベルシフト信
号の供給を受けるPチャンネルMOS型の第1のトラン
ジスタと、ソースを第2の電源にドレインを前記第1の
トランジスタのドレインにそれぞれ接続しゲートに前記
第2の信号の供給を受けるNチャンネルMOS型の第2
のトランジスタN3とを備え、前記レベルシフト信号と
前記第2の信号との供給に応答して前記第2の論理レベ
ル対応の第1の電源からの電流を出力信号として容量性
の負荷に出力する出力バッファ部とを備える出力バッフ
ア回路において、前記出力バッファ部が、前記負荷の駆
動時に前記第1の電源からの供給電流の立ち上がりを緩
和するよう前記第1のトランジスタのゲートソース間電
圧を一定電位にクランプする過渡ゲート電圧制御手段を
備えて構成されている。
【0019】
【発明の実施の形態】次に、本発明の実施の形態を図3
と共通の構成要素には共通の参照文字/数字を付して同
様にブロックで示す図1を参照すると、この図に示す本
実施の形態の出力バッファ回路は、従来と共通の入力信
号INの供給を受けて所定のタイミングの低電圧の信号
a,b,cを出力して次段に供給する出力制御部1と、
低電圧の信号a,bを高電圧のレベルシフト信号dに変
換するレベルシフト部2とに加えて、出力バッフア部3
の代わりに負荷CLの充電駆動時に高電圧の電源VDD
2からの供給電流の立ち上がりを緩和するよう出力トラ
ンジスタのゲートソース間電圧を一定電位にクランプす
る過渡ゲート電圧制御機能を有しレベルシフト信号dと
出力制御部1からの信号dとの供給に応答して高電圧の
電源VDD2からの電流を出力信号OUTとして負荷C
Lに出力する出力バッファ部3Aを備える。
【0020】本実施の形態を特徴付ける出力バッファ部
3Aは、従来の出力バッファ部3と共通のトランジスタ
P3,N3に加えて、ソースを電源VDD2にゲートを
出力端子TOすなわちトランジスタP3,N3の各々の
ドレインとの共通接続点にそれぞれ接続したPチャネル
MOSトランジスタP4と、アノードをトランジスタP
3のゲートにカソードをトランジスタP4のドレインに
それぞれ接続したツェナーダイオードD1とから成る過
渡ゲート制御回路31を備える。
【0021】次に、図1及び各部波形をタイムチャート
で示す図2を参照して本実施の形態の動作について説明
すると、まず、入力信号INが電源VSSの電位なわち
Lレベルの時、インバータINV1,INV4の各々の
出力信号a,cは、電源VDD1の電位すなわちHレベ
ル,インバータINV3の出力信号bは、Lレベルを出
力する。したがって、レベルシフト回路のトランジスタ
N1及び出力バッフア部3AのトランジスタN3はこれ
ら信号a,cのHレベルに応答してオン状態となる。一
方、レベルシフト回路のトランジスタN2は信号bのL
レベルに応答してオフ状態となる。
【0022】この時、レベルシフト部2は相補的に動作
し、シフトレベル信号dすなわち出力バッフア部3Aの
トランジスタP3のゲート信号dが電源VDD2の電位
となるためこのトランジスタP3はオフとなり、出力信
号OUTには電源VSSの電位Lレベルを出力する。同
時に、トランジスタP4は、ゲートが出力端子TOに接
続されているのでLレベルとなり、このトランジスタP
4はオンする。
【0023】次に、入力信号INがLレベルからHレベ
ルへ遷移すると、インバータINV1,INV4の各々
の出力信号a,cはLレベル,インバータINV3の出
力信号bはHレベルにそれぞれ遷移する。したがって、
レベルシフト回路のトランジスタN1及び出力バッフア
部3AのトランジスタN3は信号a,cのLレベルに応
答してそれぞれオフ状態となりる。また、レベルシフト
回路のトランジスタN2は信号bのHレベルに応答して
オン状態となる。この結果、レベルシフト回路のトラン
ジスタP1はオン、P2はオフとなりレベルシフト信号
dすなわちトランジスタP3のゲート信号dは上昇する
が、この信号dは、過渡ゲート制御回路31のトランジ
スタP4,ツェナーダイオードD1を介して電源VDD
2の電位からこのツェナーダイオードD1の電位VDZ
を差し引いた電位に保持される。すなわちトランジスタ
P3のゲートソース間電圧Vgsを最大駆動能力対応の
電源VDDの電位よりもはるかに小さく定常時の駆動能
力対応のゲートソース間電圧に近い電位VDZにクラン
プする。
【0024】これにより、トランジスタP3は電源VD
D2のゲートソース間電圧Vgsが電位VDZのときの
電流駆動能力に応じたオン抵抗対応の一定の充電電流i
を供給し、立ち上がり時の過渡的な高ピーク電流を抑制
できる。
【0025】その後、出力信号がVDD2電位まで変化
すると、トランジスタP4がオフし、ツェナーダイオー
ドD1が切り離されるのでトランジスタN2のドレイン
電位がVSS電位まで降下し、トランジスタP3のオン
抵抗がさらに低減して定常時の駆動能力状態となる。
【0026】これにより、トランジスタP3のトータル
の負荷CLへの充電電流iは変化しないが、この充電電
流iはレベル遷移時の過渡期のピーク値を抑圧した緩や
かな変化となり、ノイズの発生を低減することが可能と
なる。
【0027】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路は、出力バッファ部が、負荷の駆動時に高電位
電源からの供給電流の立ち上がりを緩和するよう出力ト
ランジスタのゲートソース間電圧を一定電位にクランプ
する過渡ゲート電圧制御手段を備えるので、定常状態で
の出力MOSトランジスタの電流駆動能力を小さくする
ことなく、スイッチング時のノイズの発生を低減するこ
とができるという効果がある。
【図面の簡単な説明】
【図1】本発明の出力バッファ回路の一実施の形態を示
すブロック図である。
【図2】本実施の形態の出力バッファ回路における動作
の一例を示すタイムチャートである。
【図3】従来の出力バッファ回路の一例を示すブロック
図である。
【図4】従来の出力バッファ回路における動作の一例を
示すタイムチャートである。
【符号の説明】
1 出力制御回路 2 レベルシフト回路 3,3A 出力バッフア部 31 過渡ゲート制御回路 INV1〜INV4 インバータ N1〜N3,P1〜P4 トランジスタ D1 ツェナーダイオード

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 入力信号の供給を受け所定のタイミング
    の第1の論理レベルの第1の信号と第2の信号とを出力
    する出力制御部と、前記第1の信号を前記第1の論理レ
    ベルより高い第2の論理レベルのレベルシフト信号に変
    換するレベルシフト部と、ソースを前記第1の電源にド
    レインを出力端子にそれぞれ接続しゲートに前記レベル
    シフト信号の供給を受けるPチャンネルMOS型の第1
    のトランジスタと、ソースを第2の電源にドレインを前
    記第1のトランジスタのドレインにそれぞれ接続しゲー
    トに前記第2の信号の供給を受けるNチャンネルMOS
    型の第2のトランジスタN3とを備え、前記レベルシフ
    ト信号と前記第2の信号との供給に応答して前記第2の
    論理レベル対応の第1の電源からの電流を出力信号とし
    て容量性の負荷に出力する出力バッファ部とを備える出
    力バッフア回路において、 前記出力バッファ部が、前記負荷の駆動時に前記第1の
    電源からの供給電流の立ち上がりを緩和するよう前記第
    1のトランジスタのゲートソース間電圧を一定電位にク
    ランプする過渡ゲート電圧制御手段を備えることを特徴
    とする出力バッファ回路。
  2. 【請求項2】 前記過渡ゲート電圧制御手段が、ソース
    を前記第1の電源にゲートを前記出力端子にそれぞれ接
    続したPチャネルMOS型の第3のトランジスタと、 アノードを前記第1のトランジスタのゲートにカソード
    を前記第3のトランジスタのドレインにそれぞれ接続し
    たツェナーダイオードとを備えることを特徴とする請求
    項1記載の出力バッファ回路。
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