JP3036482B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は出力バッファ回路に
関し、特にＰＤＰ（プラズマディスプレイパネル）等の
表示用ドライバＩＣなどに用いられる大電流で容量性負
荷を駆動する出力バッファ回路に関する。
関し、特にＰＤＰ（プラズマディスプレイパネル）等の
表示用ドライバＩＣなどに用いられる大電流で容量性負
荷を駆動する出力バッファ回路に関する。
【０００２】
【従来の技術】この種の出力バッフア回路は、前段のロ
ジック回路の出力信号をレベルシフトするレベルシフタ
回路と、高電圧電源の供給を受け容量性負荷を駆動する
出力段とから成る。従来、この出力段に駆動能力が大き
いトランジスタを用いる必要があり、この出力トランジ
スタによる上記高電圧電源の高速なオンオフ動作に伴
い、大きなピーク電流が流れ電源配線上にノイズが発生
し、周辺の回路の誤動作の要因となっていた。
ジック回路の出力信号をレベルシフトするレベルシフタ
回路と、高電圧電源の供給を受け容量性負荷を駆動する
出力段とから成る。従来、この出力段に駆動能力が大き
いトランジスタを用いる必要があり、この出力トランジ
スタによる上記高電圧電源の高速なオンオフ動作に伴
い、大きなピーク電流が流れ電源配線上にノイズが発生
し、周辺の回路の誤動作の要因となっていた。
【０００３】従来の一般的なこの種の出力バッファ回路
をブロックで示す図３を参照すると、この従来の出力バ
ッファ回路は、入力信号ＩＮの供給を受けて遅延させ所
定のタイミングの低電圧の信号ａ，ｂ，ｃを出力して次
段に供給する出力制御部１と、低電圧の信号ａ，ｂを高
電圧のレベルシフト信号ｄに変換するレベルシフト部２
と、レベルシフト信号ｄと出力制御部１からの信号ｄと
の供給に応答して高電圧の電源ＶＤＤ２からの電流を出
力信号ＯＵＴとして負荷ＣＬに出力する出力バッファ部
３とを備える。
をブロックで示す図３を参照すると、この従来の出力バ
ッファ回路は、入力信号ＩＮの供給を受けて遅延させ所
定のタイミングの低電圧の信号ａ，ｂ，ｃを出力して次
段に供給する出力制御部１と、低電圧の信号ａ，ｂを高
電圧のレベルシフト信号ｄに変換するレベルシフト部２
と、レベルシフト信号ｄと出力制御部１からの信号ｄと
の供給に応答して高電圧の電源ＶＤＤ２からの電流を出
力信号ＯＵＴとして負荷ＣＬに出力する出力バッファ部
３とを備える。
【０００４】出力制御部１は、電源ＶＤＤ１とＶＳＳと
入力信号ＩＮの供給を受けこの信号ＩＮを反転して信号
ａを出力するインバータＩＮＶ１と、入力信号ＩＮの供
給を受けこの信号ＩＮを２回反転して信号ｂを出力する
インバータＩＮＶ２，ＩＮＶ３と、入力信号ＩＮの供給
を受けこの信号ＩＮを反転して信号ｃを出力するインバ
ータＩＮＶ４とを備える。これらインバータＩＮＶ１〜
ＩＮＶ４は低電圧（５Ｖ）の電源ＶＤＤ１とＶＳＳとの
供給を受けて動作する。
入力信号ＩＮの供給を受けこの信号ＩＮを反転して信号
ａを出力するインバータＩＮＶ１と、入力信号ＩＮの供
給を受けこの信号ＩＮを２回反転して信号ｂを出力する
インバータＩＮＶ２，ＩＮＶ３と、入力信号ＩＮの供給
を受けこの信号ＩＮを反転して信号ｃを出力するインバ
ータＩＮＶ４とを備える。これらインバータＩＮＶ１〜
ＩＮＶ４は低電圧（５Ｖ）の電源ＶＤＤ１とＶＳＳとの
供給を受けて動作する。
【０００５】レベルシフト部２は、ソースを電源ＶＳＳ
にゲートに信号ａの供給を受けるＮチャンネルＭＯＳ型
のトランジスタＮ１と、ソースを電源ＶＳＳにゲートに
信号ｂの供給を受けドレインからレベルシフト信号ｄを
出力するＮチャンネルＭＯＳ型のトランジスタＮ２と、
ソースを電源ＶＤＤ２にドレインをトランジスタＮ１の
ドレインにそれぞれ接続しゲートをトランジスタＮ２の
ドレインに接続したＰチャンネルＭＯＳ型のトランジス
タＰ１と、ソースを電源ＶＤＤ２にドレインをトランジ
スタＮ２のドレインにゲートをトランジスタＰ１のドレ
インにそれぞれ接続したＰチャンネルＭＯＳ型のトラン
ジスタＰ１とを備える。
にゲートに信号ａの供給を受けるＮチャンネルＭＯＳ型
のトランジスタＮ１と、ソースを電源ＶＳＳにゲートに
信号ｂの供給を受けドレインからレベルシフト信号ｄを
出力するＮチャンネルＭＯＳ型のトランジスタＮ２と、
ソースを電源ＶＤＤ２にドレインをトランジスタＮ１の
ドレインにそれぞれ接続しゲートをトランジスタＮ２の
ドレインに接続したＰチャンネルＭＯＳ型のトランジス
タＰ１と、ソースを電源ＶＤＤ２にドレインをトランジ
スタＮ２のドレインにゲートをトランジスタＰ１のドレ
インにそれぞれ接続したＰチャンネルＭＯＳ型のトラン
ジスタＰ１とを備える。
【０００６】出力バッファ部３は、ソースを電源ＶＤＤ
２にドレインを出力端子ＴＯにそれぞれ接続しゲートに
信号ｄの供給を受けるＰチャンネルＭＯＳ型のトランジ
スタＰ３と、ソースを接地電位の電源ＶＳＳにドレイン
をトランジスタＰ３のドレインにそれぞれ接続しゲート
に信号ｃの供給を受けるＮチャンネルＭＯＳ型のトラン
ジスタＮ３とを備える。
２にドレインを出力端子ＴＯにそれぞれ接続しゲートに
信号ｄの供給を受けるＰチャンネルＭＯＳ型のトランジ
スタＰ３と、ソースを接地電位の電源ＶＳＳにドレイン
をトランジスタＰ３のドレインにそれぞれ接続しゲート
に信号ｃの供給を受けるＮチャンネルＭＯＳ型のトラン
ジスタＮ３とを備える。
【０００７】次に、図３及び各部波形をタイムチャート
で示す図４を参照して、従来の出力バッファ回路の動作
について説明すると、その動作の概要は、入力信号ＩＮ
のレベルに応じてトランジスタＰ３とトランジスタＮ３
とを相補的に切り換え、出力信号ＯＵＴを出力して負荷
容量ＣＬを駆動することである。
で示す図４を参照して、従来の出力バッファ回路の動作
について説明すると、その動作の概要は、入力信号ＩＮ
のレベルに応じてトランジスタＰ３とトランジスタＮ３
とを相補的に切り換え、出力信号ＯＵＴを出力して負荷
容量ＣＬを駆動することである。
【０００８】図４を参照すると、入力信号ＩＮがＬレベ
ルからＨレベルへ遷移する信号である場合、インバータ
ＩＮＶ４の出力信号ｃは、出力制御部１の最高電位ＶＤ
Ｄ１すなわちＨレベルから最低電位ＶＳＳすなわちＬレ
ベルへと遷移し、この信号ｃのＬレベルへの遷移に応答
して出力部バッファ部３のトランジスタＮ３がオフす
る。
ルからＨレベルへ遷移する信号である場合、インバータ
ＩＮＶ４の出力信号ｃは、出力制御部１の最高電位ＶＤ
Ｄ１すなわちＨレベルから最低電位ＶＳＳすなわちＬレ
ベルへと遷移し、この信号ｃのＬレベルへの遷移に応答
して出力部バッファ部３のトランジスタＮ３がオフす
る。
【０００９】一方、出力制御部１の相補の出力信号ａ，
ｂのレベル遷移に応答して、レベルシフト部２のトラン
ジスタが相補的にスイッチングし、出力バッファ部３の
トランジスタＰ３がオンすることにより、電源ＶＤＤ２
からトランジスタＰ３を経由して負荷ＣＬに充電電流ｉ
が流れ電荷を充電し、出力信号ＯＵＴは出力バッファ部
３の最低電位ＶＳＳから最高電位ＶＤＤ２に遷移する。
この時、トランジスタＰ３のオン状態の駆動能力に応じ
た充電電流ｉが、電源ＶＤＤ２の配線上に流れる。
ｂのレベル遷移に応答して、レベルシフト部２のトラン
ジスタが相補的にスイッチングし、出力バッファ部３の
トランジスタＰ３がオンすることにより、電源ＶＤＤ２
からトランジスタＰ３を経由して負荷ＣＬに充電電流ｉ
が流れ電荷を充電し、出力信号ＯＵＴは出力バッファ部
３の最低電位ＶＳＳから最高電位ＶＤＤ２に遷移する。
この時、トランジスタＰ３のオン状態の駆動能力に応じ
た充電電流ｉが、電源ＶＤＤ２の配線上に流れる。
【００１０】逆に、入力信号ＩＮがＨレベルからＬレベ
ルへ遷移する信号である場合、出力部バッファ部３のト
ランジスタＮ３がオンし、トランジスタＰ３はオフする
ので、負荷ＣＬからトランジスタＮ３を経由して電源Ｖ
ＳＳに放電電流が流れる。この時、トランジスタＮ３の
オン状態の駆動能力に応じた上記放電電流が、電源ＶＳ
Ｓの配線上に流れる。
ルへ遷移する信号である場合、出力部バッファ部３のト
ランジスタＮ３がオンし、トランジスタＰ３はオフする
ので、負荷ＣＬからトランジスタＮ３を経由して電源Ｖ
ＳＳに放電電流が流れる。この時、トランジスタＮ３の
オン状態の駆動能力に応じた上記放電電流が、電源ＶＳ
Ｓの配線上に流れる。
【００１１】ここで、出力制御部１のＩインバータＩＮ
Ｖ１〜ＩＮＶ４のトランジスタ、レベルシフト部２のト
ランジスタＰ１，Ｐ２Ｎ１，Ｎ２、及び出力バッファ部
３のトランジスタＰ３，Ｎ３の物理的寸法すなわちサイ
ズは、入力信号ＩＮのレベル遷移に対する出力信号ＯＵ
Ｔの電圧変化の時間差である遅延時間と、出力バッファ
部３の電流駆動能力との仕様を満足するように決定され
る。
Ｖ１〜ＩＮＶ４のトランジスタ、レベルシフト部２のト
ランジスタＰ１，Ｐ２Ｎ１，Ｎ２、及び出力バッファ部
３のトランジスタＰ３，Ｎ３の物理的寸法すなわちサイ
ズは、入力信号ＩＮのレベル遷移に対する出力信号ＯＵ
Ｔの電圧変化の時間差である遅延時間と、出力バッファ
部３の電流駆動能力との仕様を満足するように決定され
る。
【００１２】負荷ＣＬが大容量で、かつ遅延時間を小さ
くする必要がある場合、トランジスタＰ３，Ｎ３の駆動
能力を大きくする必要がある。公知のように、一般にト
ランジスタの駆動能力が大きい場合には、ステップ状入
力信号に対する一定負荷への電流供給の応答特性すなわ
ちスルーレートが大きくなる。
くする必要がある場合、トランジスタＰ３，Ｎ３の駆動
能力を大きくする必要がある。公知のように、一般にト
ランジスタの駆動能力が大きい場合には、ステップ状入
力信号に対する一定負荷への電流供給の応答特性すなわ
ちスルーレートが大きくなる。
【００１３】一方、上述の従来の出力バッフア回路３で
は、入力信号ＩＮのレベル遷移に応答して前段のレベル
シフト回路２の電源ＶＤＤ２の全電圧がステップ状にト
ランジスタＰ３のゲート駆動信号すなわちゲートソース
間電圧として供給されるので、トランジスタＰ３は直ち
に最大駆動能力で負荷ＣＬに充電電流ｉの供給を開始す
る。このため、トランジスタＰ３の負荷駆動時における
充電電流ｉの立ち上がりも極めて急峻となり、大きなピ
ーク電流を生じる。ピーク電流が増大すると電源配線の
インピーダンスによりこの電流対応の電圧すなわちノイ
ズが生じ、このノイズが周辺の各回路の動作に影響を与
え、はなはだしい場合には誤動作の要因となる。
は、入力信号ＩＮのレベル遷移に応答して前段のレベル
シフト回路２の電源ＶＤＤ２の全電圧がステップ状にト
ランジスタＰ３のゲート駆動信号すなわちゲートソース
間電圧として供給されるので、トランジスタＰ３は直ち
に最大駆動能力で負荷ＣＬに充電電流ｉの供給を開始す
る。このため、トランジスタＰ３の負荷駆動時における
充電電流ｉの立ち上がりも極めて急峻となり、大きなピ
ーク電流を生じる。ピーク電流が増大すると電源配線の
インピーダンスによりこの電流対応の電圧すなわちノイ
ズが生じ、このノイズが周辺の各回路の動作に影響を与
え、はなはだしい場合には誤動作の要因となる。
【００１４】上記ノイズの防止のため、出力トランジス
タのサイズを小さくする方法があるが、この方法は、定
常状態での出力トランジスタの電流駆動能力も低く抑え
られてしまうため、電流駆動能力の規定された回路で
は、仕様を満足できない。
タのサイズを小さくする方法があるが、この方法は、定
常状態での出力トランジスタの電流駆動能力も低く抑え
られてしまうため、電流駆動能力の規定された回路で
は、仕様を満足できない。
【００１５】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路は、容量性の負荷を高電圧で高速に駆動する
ため、出力段に駆動能力が大きいトランジスタを用いる
必要があり、この出力トランジスタによる上記高電圧の
高速なオンオフ動作に伴い、大きなピーク電流が流れ電
源配線上にノイズが発生し、周辺の回路の誤動作の要因
となるという欠点があった。
ッファ回路は、容量性の負荷を高電圧で高速に駆動する
ため、出力段に駆動能力が大きいトランジスタを用いる
必要があり、この出力トランジスタによる上記高電圧の
高速なオンオフ動作に伴い、大きなピーク電流が流れ電
源配線上にノイズが発生し、周辺の回路の誤動作の要因
となるという欠点があった。
【００１６】また、上記ノイズを抑圧するため出力トラ
ンジスタのサイズを小さくして最大駆動能力を低減する
方法は、定常状態での電流駆動能力も低下させてしまう
ため、電流駆動能力の規定された回路では仕様を満足で
きないという欠点があった。
ンジスタのサイズを小さくして最大駆動能力を低減する
方法は、定常状態での電流駆動能力も低下させてしまう
ため、電流駆動能力の規定された回路では仕様を満足で
きないという欠点があった。
【００１７】本発明の目的は、出力バッファ回路を構成
するＭＯＳトランジスタの定常状態における電流駆動能
力を低減することなく、スイッチング時のノイズの発生
を低減する出力バッファ回路を提供することにある。
するＭＯＳトランジスタの定常状態における電流駆動能
力を低減することなく、スイッチング時のノイズの発生
を低減する出力バッファ回路を提供することにある。
【００１８】
【課題を解決するための手段】本発明の出力バッファ回
路は、入力信号の供給を受け所定のタイミングの第１の
論理レベルの第１の信号と第２の信号とを出力する出力
制御部と、前記第１の信号を前記第１の論理レベルより
高い第２の論理レベルのレベルシフト信号に変換するレ
ベルシフト部と、ソースを前記第１の電源にドレインを
出力端子にそれぞれ接続しゲートに前記レベルシフト信
号の供給を受けるＰチャンネルＭＯＳ型の第１のトラン
ジスタと、ソースを第２の電源にドレインを前記第１の
トランジスタのドレインにそれぞれ接続しゲートに前記
第２の信号の供給を受けるＮチャンネルＭＯＳ型の第２
のトランジスタＮ３とを備え、前記レベルシフト信号と
前記第２の信号との供給に応答して前記第２の論理レベ
ル対応の第１の電源からの電流を出力信号として容量性
の負荷に出力する出力バッファ部とを備える出力バッフ
ア回路において、前記出力バッファ部が、前記負荷の駆
動時に前記第１の電源からの供給電流の立ち上がりを緩
和するよう前記第１のトランジスタのゲートソース間電
圧を一定電位にクランプする過渡ゲート電圧制御手段を
備えて構成されている。
路は、入力信号の供給を受け所定のタイミングの第１の
論理レベルの第１の信号と第２の信号とを出力する出力
制御部と、前記第１の信号を前記第１の論理レベルより
高い第２の論理レベルのレベルシフト信号に変換するレ
ベルシフト部と、ソースを前記第１の電源にドレインを
出力端子にそれぞれ接続しゲートに前記レベルシフト信
号の供給を受けるＰチャンネルＭＯＳ型の第１のトラン
ジスタと、ソースを第２の電源にドレインを前記第１の
トランジスタのドレインにそれぞれ接続しゲートに前記
第２の信号の供給を受けるＮチャンネルＭＯＳ型の第２
のトランジスタＮ３とを備え、前記レベルシフト信号と
前記第２の信号との供給に応答して前記第２の論理レベ
ル対応の第１の電源からの電流を出力信号として容量性
の負荷に出力する出力バッファ部とを備える出力バッフ
ア回路において、前記出力バッファ部が、前記負荷の駆
動時に前記第１の電源からの供給電流の立ち上がりを緩
和するよう前記第１のトランジスタのゲートソース間電
圧を一定電位にクランプする過渡ゲート電圧制御手段を
備えて構成されている。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態を図３
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態の出力バッファ回路は、従来と共通の入力信
号ＩＮの供給を受けて所定のタイミングの低電圧の信号
ａ，ｂ，ｃを出力して次段に供給する出力制御部１と、
低電圧の信号ａ，ｂを高電圧のレベルシフト信号ｄに変
換するレベルシフト部２とに加えて、出力バッフア部３
の代わりに負荷ＣＬの充電駆動時に高電圧の電源ＶＤＤ
２からの供給電流の立ち上がりを緩和するよう出力トラ
ンジスタのゲートソース間電圧を一定電位にクランプす
る過渡ゲート電圧制御機能を有しレベルシフト信号ｄと
出力制御部１からの信号ｄとの供給に応答して高電圧の
電源ＶＤＤ２からの電流を出力信号ＯＵＴとして負荷Ｃ
Ｌに出力する出力バッファ部３Ａを備える。
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態の出力バッファ回路は、従来と共通の入力信
号ＩＮの供給を受けて所定のタイミングの低電圧の信号
ａ，ｂ，ｃを出力して次段に供給する出力制御部１と、
低電圧の信号ａ，ｂを高電圧のレベルシフト信号ｄに変
換するレベルシフト部２とに加えて、出力バッフア部３
の代わりに負荷ＣＬの充電駆動時に高電圧の電源ＶＤＤ
２からの供給電流の立ち上がりを緩和するよう出力トラ
ンジスタのゲートソース間電圧を一定電位にクランプす
る過渡ゲート電圧制御機能を有しレベルシフト信号ｄと
出力制御部１からの信号ｄとの供給に応答して高電圧の
電源ＶＤＤ２からの電流を出力信号ＯＵＴとして負荷Ｃ
Ｌに出力する出力バッファ部３Ａを備える。
【００２０】本実施の形態を特徴付ける出力バッファ部
３Ａは、従来の出力バッファ部３と共通のトランジスタ
Ｐ３，Ｎ３に加えて、ソースを電源ＶＤＤ２にゲートを
出力端子ＴＯすなわちトランジスタＰ３，Ｎ３の各々の
ドレインとの共通接続点にそれぞれ接続したＰチャネル
ＭＯＳトランジスタＰ４と、アノードをトランジスタＰ
３のゲートにカソードをトランジスタＰ４のドレインに
それぞれ接続したツェナーダイオードＤ１とから成る過
渡ゲート制御回路３１を備える。
３Ａは、従来の出力バッファ部３と共通のトランジスタ
Ｐ３，Ｎ３に加えて、ソースを電源ＶＤＤ２にゲートを
出力端子ＴＯすなわちトランジスタＰ３，Ｎ３の各々の
ドレインとの共通接続点にそれぞれ接続したＰチャネル
ＭＯＳトランジスタＰ４と、アノードをトランジスタＰ
３のゲートにカソードをトランジスタＰ４のドレインに
それぞれ接続したツェナーダイオードＤ１とから成る過
渡ゲート制御回路３１を備える。
【００２１】次に、図１及び各部波形をタイムチャート
で示す図２を参照して本実施の形態の動作について説明
すると、まず、入力信号ＩＮが電源ＶＳＳの電位なわち
Ｌレベルの時、インバータＩＮＶ１，ＩＮＶ４の各々の
出力信号ａ，ｃは、電源ＶＤＤ１の電位すなわちＨレベ
ル，インバータＩＮＶ３の出力信号ｂは、Ｌレベルを出
力する。したがって、レベルシフト回路のトランジスタ
Ｎ１及び出力バッフア部３ＡのトランジスタＮ３はこれ
ら信号ａ，ｃのＨレベルに応答してオン状態となる。一
方、レベルシフト回路のトランジスタＮ２は信号ｂのＬ
レベルに応答してオフ状態となる。
で示す図２を参照して本実施の形態の動作について説明
すると、まず、入力信号ＩＮが電源ＶＳＳの電位なわち
Ｌレベルの時、インバータＩＮＶ１，ＩＮＶ４の各々の
出力信号ａ，ｃは、電源ＶＤＤ１の電位すなわちＨレベ
ル，インバータＩＮＶ３の出力信号ｂは、Ｌレベルを出
力する。したがって、レベルシフト回路のトランジスタ
Ｎ１及び出力バッフア部３ＡのトランジスタＮ３はこれ
ら信号ａ，ｃのＨレベルに応答してオン状態となる。一
方、レベルシフト回路のトランジスタＮ２は信号ｂのＬ
レベルに応答してオフ状態となる。
【００２２】この時、レベルシフト部２は相補的に動作
し、シフトレベル信号ｄすなわち出力バッフア部３Ａの
トランジスタＰ３のゲート信号ｄが電源ＶＤＤ２の電位
となるためこのトランジスタＰ３はオフとなり、出力信
号ＯＵＴには電源ＶＳＳの電位Ｌレベルを出力する。同
時に、トランジスタＰ４は、ゲートが出力端子ＴＯに接
続されているのでＬレベルとなり、このトランジスタＰ
４はオンする。
し、シフトレベル信号ｄすなわち出力バッフア部３Ａの
トランジスタＰ３のゲート信号ｄが電源ＶＤＤ２の電位
となるためこのトランジスタＰ３はオフとなり、出力信
号ＯＵＴには電源ＶＳＳの電位Ｌレベルを出力する。同
時に、トランジスタＰ４は、ゲートが出力端子ＴＯに接
続されているのでＬレベルとなり、このトランジスタＰ
４はオンする。
【００２３】次に、入力信号ＩＮがＬレベルからＨレベ
ルへ遷移すると、インバータＩＮＶ１，ＩＮＶ４の各々
の出力信号ａ，ｃはＬレベル，インバータＩＮＶ３の出
力信号ｂはＨレベルにそれぞれ遷移する。したがって、
レベルシフト回路のトランジスタＮ１及び出力バッフア
部３ＡのトランジスタＮ３は信号ａ，ｃのＬレベルに応
答してそれぞれオフ状態となりる。また、レベルシフト
回路のトランジスタＮ２は信号ｂのＨレベルに応答して
オン状態となる。この結果、レベルシフト回路のトラン
ジスタＰ１はオン、Ｐ２はオフとなりレベルシフト信号
ｄすなわちトランジスタＰ３のゲート信号ｄは上昇する
が、この信号ｄは、過渡ゲート制御回路３１のトランジ
スタＰ４，ツェナーダイオードＤ１を介して電源ＶＤＤ
２の電位からこのツェナーダイオードＤ１の電位ＶＤＺ
を差し引いた電位に保持される。すなわちトランジスタ
Ｐ３のゲートソース間電圧Ｖｇｓを最大駆動能力対応の
電源ＶＤＤの電位よりもはるかに小さく定常時の駆動能
力対応のゲートソース間電圧に近い電位ＶＤＺにクラン
プする。
ルへ遷移すると、インバータＩＮＶ１，ＩＮＶ４の各々
の出力信号ａ，ｃはＬレベル，インバータＩＮＶ３の出
力信号ｂはＨレベルにそれぞれ遷移する。したがって、
レベルシフト回路のトランジスタＮ１及び出力バッフア
部３ＡのトランジスタＮ３は信号ａ，ｃのＬレベルに応
答してそれぞれオフ状態となりる。また、レベルシフト
回路のトランジスタＮ２は信号ｂのＨレベルに応答して
オン状態となる。この結果、レベルシフト回路のトラン
ジスタＰ１はオン、Ｐ２はオフとなりレベルシフト信号
ｄすなわちトランジスタＰ３のゲート信号ｄは上昇する
が、この信号ｄは、過渡ゲート制御回路３１のトランジ
スタＰ４，ツェナーダイオードＤ１を介して電源ＶＤＤ
２の電位からこのツェナーダイオードＤ１の電位ＶＤＺ
を差し引いた電位に保持される。すなわちトランジスタ
Ｐ３のゲートソース間電圧Ｖｇｓを最大駆動能力対応の
電源ＶＤＤの電位よりもはるかに小さく定常時の駆動能
力対応のゲートソース間電圧に近い電位ＶＤＺにクラン
プする。
【００２４】これにより、トランジスタＰ３は電源ＶＤ
Ｄ２のゲートソース間電圧Ｖｇｓが電位ＶＤＺのときの
電流駆動能力に応じたオン抵抗対応の一定の充電電流ｉ
を供給し、立ち上がり時の過渡的な高ピーク電流を抑制
できる。
Ｄ２のゲートソース間電圧Ｖｇｓが電位ＶＤＺのときの
電流駆動能力に応じたオン抵抗対応の一定の充電電流ｉ
を供給し、立ち上がり時の過渡的な高ピーク電流を抑制
できる。
【００２５】その後、出力信号がＶＤＤ２電位まで変化
すると、トランジスタＰ４がオフし、ツェナーダイオー
ドＤ１が切り離されるのでトランジスタＮ２のドレイン
電位がＶＳＳ電位まで降下し、トランジスタＰ３のオン
抵抗がさらに低減して定常時の駆動能力状態となる。
すると、トランジスタＰ４がオフし、ツェナーダイオー
ドＤ１が切り離されるのでトランジスタＮ２のドレイン
電位がＶＳＳ電位まで降下し、トランジスタＰ３のオン
抵抗がさらに低減して定常時の駆動能力状態となる。
【００２６】これにより、トランジスタＰ３のトータル
の負荷ＣＬへの充電電流ｉは変化しないが、この充電電
流ｉはレベル遷移時の過渡期のピーク値を抑圧した緩や
かな変化となり、ノイズの発生を低減することが可能と
なる。
の負荷ＣＬへの充電電流ｉは変化しないが、この充電電
流ｉはレベル遷移時の過渡期のピーク値を抑圧した緩や
かな変化となり、ノイズの発生を低減することが可能と
なる。
【００２７】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路は、出力バッファ部が、負荷の駆動時に高電位
電源からの供給電流の立ち上がりを緩和するよう出力ト
ランジスタのゲートソース間電圧を一定電位にクランプ
する過渡ゲート電圧制御手段を備えるので、定常状態で
の出力ＭＯＳトランジスタの電流駆動能力を小さくする
ことなく、スイッチング時のノイズの発生を低減するこ
とができるという効果がある。
ファ回路は、出力バッファ部が、負荷の駆動時に高電位
電源からの供給電流の立ち上がりを緩和するよう出力ト
ランジスタのゲートソース間電圧を一定電位にクランプ
する過渡ゲート電圧制御手段を備えるので、定常状態で
の出力ＭＯＳトランジスタの電流駆動能力を小さくする
ことなく、スイッチング時のノイズの発生を低減するこ
とができるという効果がある。
【図１】本発明の出力バッファ回路の一実施の形態を示
すブロック図である。
すブロック図である。
【図２】本実施の形態の出力バッファ回路における動作
の一例を示すタイムチャートである。
の一例を示すタイムチャートである。
【図３】従来の出力バッファ回路の一例を示すブロック
図である。
図である。
【図４】従来の出力バッファ回路における動作の一例を
示すタイムチャートである。
示すタイムチャートである。
１ 出力制御回路 ２ レベルシフト回路 ３，３Ａ 出力バッフア部 ３１ 過渡ゲート制御回路 ＩＮＶ１〜ＩＮＶ４ インバータ Ｎ１〜Ｎ３，Ｐ１〜Ｐ４ トランジスタ Ｄ１ ツェナーダイオード
Claims (2)
- 【請求項１】 入力信号の供給を受け所定のタイミング
の第１の論理レベルの第１の信号と第２の信号とを出力
する出力制御部と、前記第１の信号を前記第１の論理レ
ベルより高い第２の論理レベルのレベルシフト信号に変
換するレベルシフト部と、ソースを前記第１の電源にド
レインを出力端子にそれぞれ接続しゲートに前記レベル
シフト信号の供給を受けるＰチャンネルＭＯＳ型の第１
のトランジスタと、ソースを第２の電源にドレインを前
記第１のトランジスタのドレインにそれぞれ接続しゲー
トに前記第２の信号の供給を受けるＮチャンネルＭＯＳ
型の第２のトランジスタＮ３とを備え、前記レベルシフ
ト信号と前記第２の信号との供給に応答して前記第２の
論理レベル対応の第１の電源からの電流を出力信号とし
て容量性の負荷に出力する出力バッファ部とを備える出
力バッフア回路において、 前記出力バッファ部が、前記負荷の駆動時に前記第１の
電源からの供給電流の立ち上がりを緩和するよう前記第
１のトランジスタのゲートソース間電圧を一定電位にク
ランプする過渡ゲート電圧制御手段を備えることを特徴
とする出力バッファ回路。 - 【請求項２】 前記過渡ゲート電圧制御手段が、ソース
を前記第１の電源にゲートを前記出力端子にそれぞれ接
続したＰチャネルＭＯＳ型の第３のトランジスタと、 アノードを前記第１のトランジスタのゲートにカソード
を前記第３のトランジスタのドレインにそれぞれ接続し
たツェナーダイオードとを備えることを特徴とする請求
項１記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9252237A JP3036482B2 (ja) | 1997-09-17 | 1997-09-17 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9252237A JP3036482B2 (ja) | 1997-09-17 | 1997-09-17 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1198000A JPH1198000A (ja) | 1999-04-09 |
| JP3036482B2 true JP3036482B2 (ja) | 2000-04-24 |
Family
ID=17234429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9252237A Expired - Fee Related JP3036482B2 (ja) | 1997-09-17 | 1997-09-17 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036482B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| AU2002353265A1 (en) * | 2001-11-27 | 2003-06-10 | Koninklijke Philips Electronics N.V. | Output driver comprising an improved control circuit |
| JP4175193B2 (ja) * | 2003-06-24 | 2008-11-05 | 富士電機デバイステクノロジー株式会社 | Ｍｏｓ型半導体集積回路 |
| JP4569210B2 (ja) * | 2003-07-30 | 2010-10-27 | 富士電機システムズ株式会社 | 表示装置駆動回路 |
| US7773051B2 (en) | 2003-07-30 | 2010-08-10 | Fuji Electric Systems Co., Ltd. | Display apparatus driving circuitry |
| JP4457810B2 (ja) | 2004-03-04 | 2010-04-28 | 富士電機システムズ株式会社 | 表示装置駆動回路 |
| JP2006140928A (ja) * | 2004-11-15 | 2006-06-01 | Toshiba Corp | 半導体装置 |
| JP4779403B2 (ja) | 2005-03-30 | 2011-09-28 | 富士電機株式会社 | 表示パネル駆動装置 |
| JP5395203B2 (ja) * | 2012-03-23 | 2014-01-22 | 力晶科技股▲ふん▼有限公司 | レベルシフト回路及びそれを用いた半導体デバイス |
-
1997
- 1997-09-17 JP JP9252237A patent/JP3036482B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1198000A (ja) | 1999-04-09 |
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