JPH05218824A - パルス幅補正回路 - Google Patents
パルス幅補正回路Info
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- JPH05218824A JPH05218824A JP1902892A JP1902892A JPH05218824A JP H05218824 A JPH05218824 A JP H05218824A JP 1902892 A JP1902892 A JP 1902892A JP 1902892 A JP1902892 A JP 1902892A JP H05218824 A JPH05218824 A JP H05218824A
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- Japan
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- signal
- reset
- pulse width
- delay
- latch
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Abstract
(57)【要約】
【目的】 パルス幅の調整が自由なパルス幅補正回路に
関し、パルス幅が大きくできるとともにその補正範囲が
自由なパルス幅補正回路を提供することを目的とする。 【構成】 被補正信号Ｓ１０の立ち上がりを検出してセ
ット信号Ｓ２０を形成する立ち上がり検出手段１０１
と、上記セット信号Ｓ２０のセット状態を保持するラッ
チ手段１０２と、上記ラッチ手段１０２より出力される
補正信号Ｓ３０より所定時間遅れて、上記ラッチ手段１
０２に対するリセット信号Ｓ４０を出力する遅延調整手
段１０３を備える構成とする。
関し、パルス幅が大きくできるとともにその補正範囲が
自由なパルス幅補正回路を提供することを目的とする。 【構成】 被補正信号Ｓ１０の立ち上がりを検出してセ
ット信号Ｓ２０を形成する立ち上がり検出手段１０１
と、上記セット信号Ｓ２０のセット状態を保持するラッ
チ手段１０２と、上記ラッチ手段１０２より出力される
補正信号Ｓ３０より所定時間遅れて、上記ラッチ手段１
０２に対するリセット信号Ｓ４０を出力する遅延調整手
段１０３を備える構成とする。
Description
【０００１】
【産業上の利用分野】この発明はパルス幅補正回路に関
し、特に、パルス幅の調整が自由なパルス幅補正回路に
関するものである。
し、特に、パルス幅の調整が自由なパルス幅補正回路に
関するものである。
【０００２】
【従来技術】図５は従来のパルス幅調整回路のブロック
図を示し、図６はそのタイミング図である。
図を示し、図６はそのタイミング図である。
【０００３】図５において図６（ａ）に示す被補正信号
Ｓ２１がＤ−フリップフロップ（以下Ｄ−ＦＦとする）
１のクロック端子ＣＫに入力され、一方、該Ｄ−ＦＦ１
のデータ入力端子Ｄには“Ｈ”レベルが印加されてい
る。上記被補正信号Ｓ２１が“Ｈ”になった時より所定
時間ｔ21遅れて“Ｌ”になるＤ−ＦＦ１のＸＱ出力Ｓ２
２（図６（ｂ））は、遅延回路２に入力され、上記ＸＱ
出力Ｓ２２より所定時間ｔ22遅れて“Ｌ”になる上記Ｄ
−ＦＦ１に対するリセット信号Ｓ２３（図６（ｃ））と
なって、Ｄ−ＦＦ１のリセット端子Ｒに入力され、これ
によって上記リセット信号Ｓ２３が“Ｌ”になる時点よ
り所定時間ｔ23遅れて、Ｄ−ＦＦ１にリセットがかけら
れる。その後、リセット信号Ｓ２３が“Ｈ”になること
によってリセットが解除され、被補正信号Ｓ２１の次の
立ち上がりを受け入れることができるようになる。
Ｓ２１がＤ−フリップフロップ（以下Ｄ−ＦＦとする）
１のクロック端子ＣＫに入力され、一方、該Ｄ−ＦＦ１
のデータ入力端子Ｄには“Ｈ”レベルが印加されてい
る。上記被補正信号Ｓ２１が“Ｈ”になった時より所定
時間ｔ21遅れて“Ｌ”になるＤ−ＦＦ１のＸＱ出力Ｓ２
２（図６（ｂ））は、遅延回路２に入力され、上記ＸＱ
出力Ｓ２２より所定時間ｔ22遅れて“Ｌ”になる上記Ｄ
−ＦＦ１に対するリセット信号Ｓ２３（図６（ｃ））と
なって、Ｄ−ＦＦ１のリセット端子Ｒに入力され、これ
によって上記リセット信号Ｓ２３が“Ｌ”になる時点よ
り所定時間ｔ23遅れて、Ｄ−ＦＦ１にリセットがかけら
れる。その後、リセット信号Ｓ２３が“Ｈ”になること
によってリセットが解除され、被補正信号Ｓ２１の次の
立ち上がりを受け入れることができるようになる。
【０００４】すなわち、上記構成によって被補正信号Ｓ
２１が“Ｈ”になった時点より所定時間ｔ21遅れて
“Ｈ”になり、リセット信号Ｓ２３によってＤ−ＦＦ１
にリセットがかけられてから所定時間ｔ23遅れて“Ｌ”
となり、更に被補正信号Ｓ２１が“Ｈ”となってから所
定時間ｔ21後に“Ｈ”となる図６（ｄ）に示す補正信号
Ｓ２４がＤ−ＦＦ１のＱ出力端子より得られることにな
る。
２１が“Ｈ”になった時点より所定時間ｔ21遅れて
“Ｈ”になり、リセット信号Ｓ２３によってＤ−ＦＦ１
にリセットがかけられてから所定時間ｔ23遅れて“Ｌ”
となり、更に被補正信号Ｓ２１が“Ｈ”となってから所
定時間ｔ21後に“Ｈ”となる図６（ｄ）に示す補正信号
Ｓ２４がＤ−ＦＦ１のＱ出力端子より得られることにな
る。
【０００５】この構成では、補正信号Ｓ２４のパルス幅
βＴ0 （Ｔ0 ：１周期、β＜１）は遅延回路２での遅延
量ｔ22でほぼ決定されることとなる。
βＴ0 （Ｔ0 ：１周期、β＜１）は遅延回路２での遅延
量ｔ22でほぼ決定されることとなる。
【０００６】
【発明が解決しようとする課題】上記構成のパルス幅補
正回路によると、上記したようにＤ−ＦＦ１のリセット
信号Ｓ２３が解除状態（“Ｌ”から“Ｈ”に立ち上がっ
た状態）にならなければ、被補正信号Ｓ２１が次に立ち
上がっても補正信号Ｓ２４を“Ｈ”にすることができな
い。しかも、上記遅延回路２はＤ−ＦＦ１のＸＱ出力Ｓ
２２を単に所定時間ｔ22遅らせただけであるので、上記
リセットからリセット解除迄の時間ｔ24はＤ−ＦＦ１の
ＸＱ出力Ｓ２２が“Ｌ”になってから“Ｈ”になる迄の
時間で規定され、しかもＸＱ出力２２が“Ｌ”になるタ
イミングは上記したように被補正信号Ｓ２１の立ち上が
りからのＤ−ＦＦ１内での遅延量ｔ21で規定されてい
る。従って、遅延回路２で遅延量ｔ22をいくら大きくと
っても、補正信号Ｓ２４のパルス幅を入力信号周期Ｔ0
の約５０％以上とすることが不可能となる。
正回路によると、上記したようにＤ−ＦＦ１のリセット
信号Ｓ２３が解除状態（“Ｌ”から“Ｈ”に立ち上がっ
た状態）にならなければ、被補正信号Ｓ２１が次に立ち
上がっても補正信号Ｓ２４を“Ｈ”にすることができな
い。しかも、上記遅延回路２はＤ−ＦＦ１のＸＱ出力Ｓ
２２を単に所定時間ｔ22遅らせただけであるので、上記
リセットからリセット解除迄の時間ｔ24はＤ−ＦＦ１の
ＸＱ出力Ｓ２２が“Ｌ”になってから“Ｈ”になる迄の
時間で規定され、しかもＸＱ出力２２が“Ｌ”になるタ
イミングは上記したように被補正信号Ｓ２１の立ち上が
りからのＤ−ＦＦ１内での遅延量ｔ21で規定されてい
る。従って、遅延回路２で遅延量ｔ22をいくら大きくと
っても、補正信号Ｓ２４のパルス幅を入力信号周期Ｔ0
の約５０％以上とすることが不可能となる。
【０００７】またＤ−ＦＦ１の性質上被補正信号Ｓ２１
が“Ｈ”となってから、補正信号Ｓ２４が“Ｈ”となる
迄の時間ｔ21が大きくなり、被補正信号Ｓ２１の最小パ
ルス幅を小さくできない。更に、上記のように被補正信
号Ｓ２１が“Ｈ”となってから補正信号Ｓ２４が“Ｈ”
となるまでの時間ｔ21が長いこと、及びＤ−ＦＦ１のリ
セット解除後から次の補正信号Ｓ２４を受入れ可能（被
補正信号が“Ｈ”になったとき所定の動作をする）にな
る迄の時間、すなわち、リムーバブル時間が小さいため
パルス幅の補正範囲が制限される。
が“Ｈ”となってから、補正信号Ｓ２４が“Ｈ”となる
迄の時間ｔ21が大きくなり、被補正信号Ｓ２１の最小パ
ルス幅を小さくできない。更に、上記のように被補正信
号Ｓ２１が“Ｈ”となってから補正信号Ｓ２４が“Ｈ”
となるまでの時間ｔ21が長いこと、及びＤ−ＦＦ１のリ
セット解除後から次の補正信号Ｓ２４を受入れ可能（被
補正信号が“Ｈ”になったとき所定の動作をする）にな
る迄の時間、すなわち、リムーバブル時間が小さいため
パルス幅の補正範囲が制限される。
【０００８】この発明は上記従来の事情に鑑みて提案さ
れたものであって、パルス幅が大きくできるとともにそ
の補正範囲が自由なパルス幅補正回路を提供することを
目的とするものである。
れたものであって、パルス幅が大きくできるとともにそ
の補正範囲が自由なパルス幅補正回路を提供することを
目的とするものである。
【０００９】
【課題を解決するための手段】この発明は上記目的を達
成するために以下の手段を採用している。すなわち、図
１に示すように、被補正信号Ｓ１０の立ち上がりを検出
してセット信号Ｓ２０を形成する立ち上がり検出手段１
０１と、上記セット信号Ｓ２０のセット状態を保持する
ラッチ手段１０２と、上記ラッチ手段１０２より出力さ
れる補正信号Ｓ３０より所定時間遅れて、上記ラッチ手
段１０２に対するリセット信号Ｓ４０を出力する遅延調
整手段１０３を備えたものである。
成するために以下の手段を採用している。すなわち、図
１に示すように、被補正信号Ｓ１０の立ち上がりを検出
してセット信号Ｓ２０を形成する立ち上がり検出手段１
０１と、上記セット信号Ｓ２０のセット状態を保持する
ラッチ手段１０２と、上記ラッチ手段１０２より出力さ
れる補正信号Ｓ３０より所定時間遅れて、上記ラッチ手
段１０２に対するリセット信号Ｓ４０を出力する遅延調
整手段１０３を備えたものである。
【００１０】上記立ち上がり検出手段１０１は被補正信
号Ｓ１０と、該被補正信号Ｓ１０を所定時間遅延して反
転させた反転信号Ｓ４２の論理積とすることができる。
また上記遅延調整手段１０３は複数段のゲート回路より
なり、有効ゲート段数を調整することによって、補正信
号Ｓ３０よりの遅れを調整したリセット信号Ｓ４０を出
力する構成とすることができる。また、該遅延調整手段
１０３は補正信号Ｓ３０の立ち下がりを利用してリセッ
ト信号Ｓ４０をリセット解除状態とする構成とする。
号Ｓ１０と、該被補正信号Ｓ１０を所定時間遅延して反
転させた反転信号Ｓ４２の論理積とすることができる。
また上記遅延調整手段１０３は複数段のゲート回路より
なり、有効ゲート段数を調整することによって、補正信
号Ｓ３０よりの遅れを調整したリセット信号Ｓ４０を出
力する構成とすることができる。また、該遅延調整手段
１０３は補正信号Ｓ３０の立ち下がりを利用してリセッ
ト信号Ｓ４０をリセット解除状態とする構成とする。
【００１１】
【作用】図２（ａ）に示す被補正信号Ｓ１０は立ち上が
り検出手段１０１により図２（ｂ）に示すパルス幅ｔw
のセット信号Ｓ２０に変換され、このセット信号Ｓ２０
が立ち下がる（Ｌになる）ことにより図２（ｃ）に示す
ようにラッチ手段１０２はセットされ、その出力（補正
信号）Ｓ３０は“Ｈ”となる。この補正信号Ｓ３０は遅
延調整手段１０３により任意の時間ｔ10遅延されて、ラ
ッチ手段１０２に対するリセット信号Ｓ４０として出力
される。このリセット信号Ｓ４０によりラッチ手段１０
２はリセットされ補正信号Ｓ３０を“Ｌ”にする。この
ように補正信号Ｓ３０が“Ｌ”になると遅延調整手段１
０３は、リセット信号Ｓ４０のリセット状態を解除し、
次のセット信号Ｓ２０に対する待機状態となる。
り検出手段１０１により図２（ｂ）に示すパルス幅ｔw
のセット信号Ｓ２０に変換され、このセット信号Ｓ２０
が立ち下がる（Ｌになる）ことにより図２（ｃ）に示す
ようにラッチ手段１０２はセットされ、その出力（補正
信号）Ｓ３０は“Ｈ”となる。この補正信号Ｓ３０は遅
延調整手段１０３により任意の時間ｔ10遅延されて、ラ
ッチ手段１０２に対するリセット信号Ｓ４０として出力
される。このリセット信号Ｓ４０によりラッチ手段１０
２はリセットされ補正信号Ｓ３０を“Ｌ”にする。この
ように補正信号Ｓ３０が“Ｌ”になると遅延調整手段１
０３は、リセット信号Ｓ４０のリセット状態を解除し、
次のセット信号Ｓ２０に対する待機状態となる。
【００１２】上記遅延調整手段１０３はＮＡＮＤゲート
を複数段組み合わせた構成とし、有効ゲート段数を調整
することにより、遅延時間ｔ10を自由に調整することが
できる。また、リセット信号Ｓ４０は補正信号Ｓ３０が
“Ｌ”になると、上記のようにリセット状態からすぐに
リセット解除状態とすることができ、これによりリセッ
ト解除タイミングからセットタイミングまでの余裕が大
幅に増大する。このことは、補正出力信号Ｓ４０のパル
ス幅の調整範囲を大きくすることになる。
を複数段組み合わせた構成とし、有効ゲート段数を調整
することにより、遅延時間ｔ10を自由に調整することが
できる。また、リセット信号Ｓ４０は補正信号Ｓ３０が
“Ｌ”になると、上記のようにリセット状態からすぐに
リセット解除状態とすることができ、これによりリセッ
ト解除タイミングからセットタイミングまでの余裕が大
幅に増大する。このことは、補正出力信号Ｓ４０のパル
ス幅の調整範囲を大きくすることになる。
【００１３】
【実施例】図３は本発明の一実施例を示し、また図４は
図３に示した実施例のタイミング図を示すものである。
図３に示した実施例のタイミング図を示すものである。
【００１４】図４（ａ）に示す周期Ｔ0 、デューティα
Ｔ0 （α＜１）の被補正信号Ｓ１０はまず、立ち上がり
検出手段１０１に入力され、該立ち上がり検出手段１０
１を構成するディレイ回路３０１により遅延した反転信
号Ｓ４２（図４（ｂ））ともとの被補正信号Ｓ１０との
論理積をＮＡＮＤゲート３０２で取り、上記ディレイ回
路３０１の遅延分ｔ1 の幅の負のパルス信号を得る。こ
のパルス信号はラッチ手段１０２としてのセットリセッ
トラッチ１０２ｒ（以下Ｓ−Ｒラッチとする）にセット
信号Ｓ２０（図４（ｃ））として入力される。このセッ
ト信号Ｓ２０によりＳ−Ｒラッチ１０２ｒはセットさ
れ、その出力（補正信号）Ｓ３０（図４（ｄ））は
“Ｈ”となる。
Ｔ0 （α＜１）の被補正信号Ｓ１０はまず、立ち上がり
検出手段１０１に入力され、該立ち上がり検出手段１０
１を構成するディレイ回路３０１により遅延した反転信
号Ｓ４２（図４（ｂ））ともとの被補正信号Ｓ１０との
論理積をＮＡＮＤゲート３０２で取り、上記ディレイ回
路３０１の遅延分ｔ1 の幅の負のパルス信号を得る。こ
のパルス信号はラッチ手段１０２としてのセットリセッ
トラッチ１０２ｒ（以下Ｓ−Ｒラッチとする）にセット
信号Ｓ２０（図４（ｃ））として入力される。このセッ
ト信号Ｓ２０によりＳ−Ｒラッチ１０２ｒはセットさ
れ、その出力（補正信号）Ｓ３０（図４（ｄ））は
“Ｈ”となる。
【００１５】次にこの補正信号Ｓ３０はＮＡＮＤゲート
３０５，３０６，３０７，３０８を多段に組み合わせた
遅延調整手段１０３に入力され、ここで各ＮＡＮＤゲー
ト３０５〜３０８で上記補正信号Ｓ３０を遅延させ、更
に、ＮＡＮＤゲート３０８の出力と、もとの補正信号Ｓ
３０をＮＡＮＤゲート３０９に入力し、ＮＡＮＤゲート
３０５〜３０９の遅延時間分遅れたリセット信号Ｓ４０
（図４（ｊ））が形成されてＳ−Ｒラッチ１０２ｒのＮ
ＡＮＤゲート３０４に入力される。
３０５，３０６，３０７，３０８を多段に組み合わせた
遅延調整手段１０３に入力され、ここで各ＮＡＮＤゲー
ト３０５〜３０８で上記補正信号Ｓ３０を遅延させ、更
に、ＮＡＮＤゲート３０８の出力と、もとの補正信号Ｓ
３０をＮＡＮＤゲート３０９に入力し、ＮＡＮＤゲート
３０５〜３０９の遅延時間分遅れたリセット信号Ｓ４０
（図４（ｊ））が形成されてＳ−Ｒラッチ１０２ｒのＮ
ＡＮＤゲート３０４に入力される。
【００１６】その後以下に詳しく説明するように、リセ
ット信号Ｓ４０はすぐにリセット解除状態となり、次の
被補正信号Ｓ１０が“Ｈ”（セット信号Ｓ２０が
“Ｌ”）になるのを待つことになる。これによってリセ
ット信号Ｓ４０が解除状態から再びセット信号Ｓ２０が
“Ｌ”になる迄の時間ｔr 、すなわち、パルス幅の調整
できる時間が長くなる。
ット信号Ｓ４０はすぐにリセット解除状態となり、次の
被補正信号Ｓ１０が“Ｈ”（セット信号Ｓ２０が
“Ｌ”）になるのを待つことになる。これによってリセ
ット信号Ｓ４０が解除状態から再びセット信号Ｓ２０が
“Ｌ”になる迄の時間ｔr 、すなわち、パルス幅の調整
できる時間が長くなる。
【００１７】上記Ｓ−Ｒラッチ１０２ｒの動作について
更に詳しく説明すると以下のようになる。Ｓ−Ｒラッチ
１０２ｒではセット側のＮＡＮＤゲート３０３にセット
信号Ｓ２０の“Ｌ”が入力されると、ＮＡＮＤゲート３
０３の出力は“Ｈ”となり、リセット側のＮＡＮＤゲー
ト３０４のリセット入力が“Ｈ”となる。このときリセ
ット信号４０は“Ｈ”であるので、ＮＡＮＤゲート３０
４は“Ｌ”を出力（図４（ｅ）負ラッチ信号Ｓ４５）す
ることになり、この負ラッチ信号Ｓ４５の“Ｌ”の状態
はセット側のＮＡＮＤゲート３０３にもどる。これによ
って、該ＮＡＮＤゲート３０３の出力（補正信号Ｓ３
０）はセット信号Ｓ２０が“Ｈ”となっても“Ｈ”を出
力し続けることになる。
更に詳しく説明すると以下のようになる。Ｓ−Ｒラッチ
１０２ｒではセット側のＮＡＮＤゲート３０３にセット
信号Ｓ２０の“Ｌ”が入力されると、ＮＡＮＤゲート３
０３の出力は“Ｈ”となり、リセット側のＮＡＮＤゲー
ト３０４のリセット入力が“Ｈ”となる。このときリセ
ット信号４０は“Ｈ”であるので、ＮＡＮＤゲート３０
４は“Ｌ”を出力（図４（ｅ）負ラッチ信号Ｓ４５）す
ることになり、この負ラッチ信号Ｓ４５の“Ｌ”の状態
はセット側のＮＡＮＤゲート３０３にもどる。これによ
って、該ＮＡＮＤゲート３０３の出力（補正信号Ｓ３
０）はセット信号Ｓ２０が“Ｈ”となっても“Ｈ”を出
力し続けることになる。
【００１８】次に、以下に詳しく説明するように、補正
信号Ｓ３０が遅延手段１０３で所定時間ｔ10遅延されて
図４（ｊ）に示すリセット信号Ｓ４０がリセット状態を
示す“Ｌ”になると、リセット側のＮＡＮＤゲート３０
４に“Ｌ”が入力され、これによって負ラッチ信号Ｓ４
５が“Ｌ”から“Ｈ”となる。このとき、セット信号Ｓ
２０は“Ｈ”となっているので、セット側のＮＡＮＤゲ
ート３０３の出力（補正信号）Ｓ３０は“Ｌ”となり、
これがリセット側のＮＡＮＤゲート３０４に入力される
と、リセット信号Ｓ４０が“Ｈ”、すなわちリセット解
除となる。
信号Ｓ３０が遅延手段１０３で所定時間ｔ10遅延されて
図４（ｊ）に示すリセット信号Ｓ４０がリセット状態を
示す“Ｌ”になると、リセット側のＮＡＮＤゲート３０
４に“Ｌ”が入力され、これによって負ラッチ信号Ｓ４
５が“Ｌ”から“Ｈ”となる。このとき、セット信号Ｓ
２０は“Ｈ”となっているので、セット側のＮＡＮＤゲ
ート３０３の出力（補正信号）Ｓ３０は“Ｌ”となり、
これがリセット側のＮＡＮＤゲート３０４に入力される
と、リセット信号Ｓ４０が“Ｈ”、すなわちリセット解
除となる。
【００１９】また遅延調整手段１０３について説明する
と以下のようになる。この遅延調整手段１０３は補正信
号Ｓ３０と前段のＮＡＮＤゲートの出力を入力するＮＡ
ＮＤゲート（ａ）と（但し、初段のＮＡＮＤゲート
（ａ）の一方の入力は設定信号となっている。）、該
ＮＡＮＤゲートの出力と設定信号を入力するＮＡＮ
Ｄゲート（ｂ）とを１組とする複数組（ここでは２組）
のＮＡＮＤゲート３０５，３０６，３０７，３０８より
なる。更に最終段に上記ＮＡＮＤゲート３０８の出力と
補正信号Ｓ３０とを入力するＮＡＮＤゲート３０９が備
えられる構成になっている。
と以下のようになる。この遅延調整手段１０３は補正信
号Ｓ３０と前段のＮＡＮＤゲートの出力を入力するＮＡ
ＮＤゲート（ａ）と（但し、初段のＮＡＮＤゲート
（ａ）の一方の入力は設定信号となっている。）、該
ＮＡＮＤゲートの出力と設定信号を入力するＮＡＮ
Ｄゲート（ｂ）とを１組とする複数組（ここでは２組）
のＮＡＮＤゲート３０５，３０６，３０７，３０８より
なる。更に最終段に上記ＮＡＮＤゲート３０８の出力と
補正信号Ｓ３０とを入力するＮＡＮＤゲート３０９が備
えられる構成になっている。
【００２０】上記設定信号を“Ｌ”とすると、遅延調
整手段１０３の遅延量ｔ10はＮＡＮＤゲート３０９の１
個分（図４、ｔ10＝ｔ9 ）となり、補正信号Ｓ３０は最
小パルス幅（上記ｔ10とＮＡＮＤゲート３０４の立ち下
がり時、更にＮＡＮＤゲート３０３の立ち上がり時の遅
延量ｔ13、ｔ12の和）が得られる。
整手段１０３の遅延量ｔ10はＮＡＮＤゲート３０９の１
個分（図４、ｔ10＝ｔ9 ）となり、補正信号Ｓ３０は最
小パルス幅（上記ｔ10とＮＡＮＤゲート３０４の立ち下
がり時、更にＮＡＮＤゲート３０３の立ち上がり時の遅
延量ｔ13、ｔ12の和）が得られる。
【００２１】次に設定信号を“Ｈ”、設定信号を
“Ｌ”とすると、遅延調整手段１０３の遅延量ｔ10はＮ
ＡＮＤゲート３０７〜３０９の３個分（図４、ｔ10＝ｔ
7 ＋ｔ 8 ＋ｔ9 ）となり、補正信号Ｓ３０はこの期間に
相当したパルス幅（上記時間ｔ 10に更にＮＡＮＤゲート
３０３、３０４での遅延量ｔ13、ｔ12、を加えた時間）
となる。
“Ｌ”とすると、遅延調整手段１０３の遅延量ｔ10はＮ
ＡＮＤゲート３０７〜３０９の３個分（図４、ｔ10＝ｔ
7 ＋ｔ 8 ＋ｔ9 ）となり、補正信号Ｓ３０はこの期間に
相当したパルス幅（上記時間ｔ 10に更にＮＡＮＤゲート
３０３、３０４での遅延量ｔ13、ｔ12、を加えた時間）
となる。
【００２２】最後に図３中設定信号〜を“Ｈ”とす
ると、遅延調整回路１０３の遅延量ｔ10はＮＡＮＤゲー
ト３０５〜３０９の５個分（図４、ｔ10＝ｔ5 ＋ｔ6 ＋
ｔ7＋ｔ8 ＋ｔ9 ）となり、補正信号Ｓ３０は最大パル
ス幅（同様に上記時間にｔ13、ｔ12を加えた時間）が得
られる。
ると、遅延調整回路１０３の遅延量ｔ10はＮＡＮＤゲー
ト３０５〜３０９の５個分（図４、ｔ10＝ｔ5 ＋ｔ6 ＋
ｔ7＋ｔ8 ＋ｔ9 ）となり、補正信号Ｓ３０は最大パル
ス幅（同様に上記時間にｔ13、ｔ12を加えた時間）が得
られる。
【００２３】更に上記構成において被補正信号Ｓ１０の
パルス幅の補正を行う場合の補正範囲は、リセット信号
Ｓ４０が“Ｈ”（リセット解除）となってからセット信
号Ｓ２０が“Ｌ”（セット）となることの許されるいわ
ゆるリムーバブル時間（図４中のｔr ）で決定される。
リセット信号Ｓ４０は上記遅延調整手段１０３の構造
上、補正信号Ｓ３０が“Ｌ”になると、ＮＡＮＤゲート
３０３、３０４及び３０９の遅延量（ｔ12＋ｔ13＋
ｔ19）だけ遅れて“Ｈ”（リセット解除）となる。この
遅延量は僅か（図６の従来例ではｔ25に相当）であるの
で、上記リセットから次の被補正信号の“Ｈ”を受入れ
得る状態となる迄の時間ｔr が長くなる。このことはリ
セット信号Ｓ４０によるリセットを１周期Ｔ0 の後に寄
らせることができることを意味し、結果としてデューテ
ィを５０％以上（β＞０．５）とすることができる。
パルス幅の補正を行う場合の補正範囲は、リセット信号
Ｓ４０が“Ｈ”（リセット解除）となってからセット信
号Ｓ２０が“Ｌ”（セット）となることの許されるいわ
ゆるリムーバブル時間（図４中のｔr ）で決定される。
リセット信号Ｓ４０は上記遅延調整手段１０３の構造
上、補正信号Ｓ３０が“Ｌ”になると、ＮＡＮＤゲート
３０３、３０４及び３０９の遅延量（ｔ12＋ｔ13＋
ｔ19）だけ遅れて“Ｈ”（リセット解除）となる。この
遅延量は僅か（図６の従来例ではｔ25に相当）であるの
で、上記リセットから次の被補正信号の“Ｈ”を受入れ
得る状態となる迄の時間ｔr が長くなる。このことはリ
セット信号Ｓ４０によるリセットを１周期Ｔ0 の後に寄
らせることができることを意味し、結果としてデューテ
ィを５０％以上（β＞０．５）とすることができる。
【００２４】更に上記構成において用いているＳ−Ｒラ
ッチ１０２ｒは、セット信号Ｓ２０が入力されてから補
正信号Ｓ３０が立ち上がるまでの時間がＤ−ＦＦに比し
て比較的短くなり（図４におけるｔ2 ＜図６におけるｔ
21）、被補正信号Ｓ１０のパルス幅が小さくても作動さ
せることができる。
ッチ１０２ｒは、セット信号Ｓ２０が入力されてから補
正信号Ｓ３０が立ち上がるまでの時間がＤ−ＦＦに比し
て比較的短くなり（図４におけるｔ2 ＜図６におけるｔ
21）、被補正信号Ｓ１０のパルス幅が小さくても作動さ
せることができる。
【００２５】また、更に上記リセット信号Ｓ４０による
リセットを可能にするためには、リセット信号Ｓ４０が
“Ｌ”（リセット状態）になる前にセット信号Ｓ２０が
“Ｈ”（セット解除状態）になっている必要がある。上
記構成においては、上記Ｓ−Ｒラッチ１０２ｒの前段に
チョッパ機能を有する立ち上がり検出手段１０１を用い
てセット信号Ｓ２０のセット状態期間（“Ｌ”期間）を
短くしているので、補正信号Ｓ３０のパルス幅を小さく
（βを小さく）することができる。
リセットを可能にするためには、リセット信号Ｓ４０が
“Ｌ”（リセット状態）になる前にセット信号Ｓ２０が
“Ｈ”（セット解除状態）になっている必要がある。上
記構成においては、上記Ｓ−Ｒラッチ１０２ｒの前段に
チョッパ機能を有する立ち上がり検出手段１０１を用い
てセット信号Ｓ２０のセット状態期間（“Ｌ”期間）を
短くしているので、補正信号Ｓ３０のパルス幅を小さく
（βを小さく）することができる。
【００２６】
【発明の効果】遅延調整手段がラッチ手段のリセットの
かかるタイミングの設定変更となっており、しかも該ラ
ッチ手段のリセット解除はラッチ手段へのリセットがか
かってすぐに行うことができるのでリムーバブル時間が
大きくなり出力パルス幅を大きくすることが可能とな
る。
かかるタイミングの設定変更となっており、しかも該ラ
ッチ手段のリセット解除はラッチ手段へのリセットがか
かってすぐに行うことができるのでリムーバブル時間が
大きくなり出力パルス幅を大きくすることが可能とな
る。
【００２７】ラッチ手段の前にチョッパ機能を備えた立
ち上がり検出手段を備えることにより、リセットをいつ
でも掛けることができパルス幅調整の許容範囲を大きく
することが可能となる。
ち上がり検出手段を備えることにより、リセットをいつ
でも掛けることができパルス幅調整の許容範囲を大きく
することが可能となる。
【００２８】更に、ラッチ状態として、セット信号のセ
ット状態を保持するセット、リセットラッチ回路を用い
た場合には、Ｄ−フリップフロップを用いた場合に比し
て被補正信号の最小パルス幅を小さくできる。
ット状態を保持するセット、リセットラッチ回路を用い
た場合には、Ｄ−フリップフロップを用いた場合に比し
て被補正信号の最小パルス幅を小さくできる。
【図１】本発明の原理図である。
【図２】図１のタイミング図である。
【図３】本発明の実施例ブロック図である。
【図４】図３のタイミング図である。
【図５】従来例ブロック図である。
【図６】従来例タイミング図である。
１０１ 検出手段 １０２ ラッチ手段 １０３ 遅延調整手段 Ｓ１０ 被補正信号 Ｓ２０ セット信号 Ｓ３０ 補正信号 Ｓ４０ リセット信号 Ｓ４２ 反転信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 昌之 大阪府大阪市中央区城見二丁目１番61号 富士通関西ディジタル・テクノロジ株式会 社内
Claims (5)
- 【請求項１】 被補正信号(S10) の立ち上がりを検出し
てセット信号(S20)を形成する立ち上がり検出手段(101)
と、 上記セット信号(S20) のセット状態を保持するラッチ手
段(102) と、 上記ラッチ手段(102) より出力される補正信号(S30) よ
り所定時間遅れて、上記ラッチ手段(102) に対するリセ
ット信号(S40) を出力する遅延調整手段(103)を備えた
ことを特徴とするパルス幅補正回路。 - 【請求項２】 上記立ち上がり検出手段(101) が被補正
信号(S10) と、該被補正信号(S10) を所定時間遅延して
反転させた反転信号(S42) の論理積とした請求項１に記
載のパルス幅補正回路。 - 【請求項３】 上記遅延調整手段(103) が複数段のゲー
ト回路よりなり、有効ゲート段数を調整することによっ
て、補正信号(S30) よりの遅れを調整したリセット信号
(S40) を出力する請求項１に記載のパルス幅補正回路。 - 【請求項４】 上記遅延調整手段(103) が補正信号(S3
0) の立ち下がりを利用してリセット信号(S40) をリセ
ット解除状態とする請求項１に記載のパルス幅補正回
路。 - 【請求項５】 上記ラッチ手段(102) がセットリセット
ラッチ回路（Ｓ−Ｒラッチ回路）である請求項１に記載
のパルス幅補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1902892A JPH05218824A (ja) | 1992-02-04 | 1992-02-04 | パルス幅補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1902892A JPH05218824A (ja) | 1992-02-04 | 1992-02-04 | パルス幅補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218824A true JPH05218824A (ja) | 1993-08-27 |
Family
ID=11988010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1902892A Withdrawn JPH05218824A (ja) | 1992-02-04 | 1992-02-04 | パルス幅補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218824A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929684A (en) * | 1998-03-06 | 1999-07-27 | Siemens Aktiengesellschaft | Feedback pulse generators |
| US7446589B2 (en) | 2003-08-13 | 2008-11-04 | Fujitsu Limited | Pulse generation circuit |
-
1992
- 1992-02-04 JP JP1902892A patent/JPH05218824A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929684A (en) * | 1998-03-06 | 1999-07-27 | Siemens Aktiengesellschaft | Feedback pulse generators |
| US7446589B2 (en) | 2003-08-13 | 2008-11-04 | Fujitsu Limited | Pulse generation circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |