JPH01126018A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH01126018A JPH01126018A JP62286112A JP28611287A JPH01126018A JP H01126018 A JPH01126018 A JP H01126018A JP 62286112 A JP62286112 A JP 62286112A JP 28611287 A JP28611287 A JP 28611287A JP H01126018 A JPH01126018 A JP H01126018A
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- JP
- Japan
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- circuit
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- input
- low level
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- Pending
Links
- 230000001934 delay Effects 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特に異る２電源系にて動作す
る論理回路間の接続部に用いる論理回路に関する。
る論理回路間の接続部に用いる論理回路に関する。
従来、この種の論理回路は、第３図に示すように、２個
の出力回路ＯＡ１．ＯＡ２を備える論理回路１．と、論
理回路１１と異る電源系で動作する入力回路ＩＢ１．Ｉ
Ｂ２を備える論理回路２とから構成され、出力回路○Ａ
１と入力回路ＩＢ、とを直接接続し、出力回路○Ａ２と
入力回路ＩＢ２とを直接接続するようになっていた。
の出力回路ＯＡ１．ＯＡ２を備える論理回路１．と、論
理回路１１と異る電源系で動作する入力回路ＩＢ１．Ｉ
Ｂ２を備える論理回路２とから構成され、出力回路○Ａ
１と入力回路ＩＢ、とを直接接続し、出力回路○Ａ２と
入力回路ＩＢ２とを直接接続するようになっていた。
上述した従来の論理回路は、一方の電源系にて動作する
論理回路の出力信号は、その電源系のノイズの影響を受
は易く出力の信号レベルに電源ノイズが乗り、低レベル
及び高レベルの論理レベルにスパイク状の雑音が発生す
る。これは、一方の電源系に接続される論理回路におい
て、出力回路が同時タイミングで高レベルから低レベル
に反転する場合には特に顕著となり、出力回路の反転の
際に生じる各負荷要領の充放電電流が電源ラインに一度
に流入するためである。
論理回路の出力信号は、その電源系のノイズの影響を受
は易く出力の信号レベルに電源ノイズが乗り、低レベル
及び高レベルの論理レベルにスパイク状の雑音が発生す
る。これは、一方の電源系に接続される論理回路におい
て、出力回路が同時タイミングで高レベルから低レベル
に反転する場合には特に顕著となり、出力回路の反転の
際に生じる各負荷要領の充放電電流が電源ラインに一度
に流入するためである。
こうした電源ラインのノイズに起因する出力信号におけ
るスパイク状ノイズは、そのピーク値又はパルス幅が一
定値以上となると、その出力が接続される入力回路を含
む別の論理回路を動作させるのに充分なノイズとなり、
誤動作の原因になるという欠点がある。又、その誤動作
はノイズが原因となるため、誤動作の発生が不規則であ
り、再現性が悪いためにその原因究明に時間がかかると
いう欠点がある。
るスパイク状ノイズは、そのピーク値又はパルス幅が一
定値以上となると、その出力が接続される入力回路を含
む別の論理回路を動作させるのに充分なノイズとなり、
誤動作の原因になるという欠点がある。又、その誤動作
はノイズが原因となるため、誤動作の発生が不規則であ
り、再現性が悪いためにその原因究明に時間がかかると
いう欠点がある。
本発明の論理回路は、少くとも２個の第１及び第２の出
力回路と、前記第１の出力回路の入力と出力とを入力と
し前記第１及び第２の出力回路への入力が同時に高レベ
ルから低レベルに反転するとき前記第２の出力回路への
入力を所定の時間遅延させる遅延回路とを有している。
力回路と、前記第１の出力回路の入力と出力とを入力と
し前記第１及び第２の出力回路への入力が同時に高レベ
ルから低レベルに反転するとき前記第２の出力回路への
入力を所定の時間遅延させる遅延回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。第１図
に示すように、論理回路１．２は電源ラインを別にする
と２つの論理回路で、論理回路１は２個の出力回路ＯＡ
、、ＯＡ２と遅延回路３とを備え、論理回路２は２個の
入力回路ＩＢ、とＩＢ２とを備え、出力回路○Ａ１の出
力を入力回路ＩＢ、の入力とし、出力回路ＯＡ２の出力
を入力回路ＩＢ、の入力としている。又、遅延回路３は
出力回路ＯＡ、の出力を反転するインバータ４と、一方
の入力を出力回路ＯＡ、の入力とし他方の入力をインバ
ータ４の出力とするＮＯＲ回路５と、一方の入力をＮＯ
Ｒ回路５の出力とし他方の入力を出力回路ＯＡ２への入
力とするＯＲ回路６とから成り、ＯＲ回路６の出力を出
力回路○Ａ２の入力としている。
に示すように、論理回路１．２は電源ラインを別にする
と２つの論理回路で、論理回路１は２個の出力回路ＯＡ
、、ＯＡ２と遅延回路３とを備え、論理回路２は２個の
入力回路ＩＢ、とＩＢ２とを備え、出力回路○Ａ１の出
力を入力回路ＩＢ、の入力とし、出力回路ＯＡ２の出力
を入力回路ＩＢ、の入力としている。又、遅延回路３は
出力回路ＯＡ、の出力を反転するインバータ４と、一方
の入力を出力回路ＯＡ、の入力とし他方の入力をインバ
ータ４の出力とするＮＯＲ回路５と、一方の入力をＮＯ
Ｒ回路５の出力とし他方の入力を出力回路ＯＡ２への入
力とするＯＲ回路６とから成り、ＯＲ回路６の出力を出
力回路○Ａ２の入力としている。
第２図（ａ）及び（ｂ）はそれぞれ第１図の実施例の動
作を説明するための各信号の波形図である。以下に、第
１図の実施例の動作について第２図を参照して説明する
。
作を説明するための各信号の波形図である。以下に、第
１図の実施例の動作について第２図を参照して説明する
。
いま、出力回路ＯＡ１．○Ａ２への入力の論理状態が、
第２付（ａ）に示すように、時間１１に高レベルから低
レベルに変換され、時間ｔ２に出力回路ＯＡ、の出力が
高レベルから低レベルに変換されると、ＮＯＲ回路５の
出力は時間ｔ２に高レベルから低レベルに変換される。
第２付（ａ）に示すように、時間１１に高レベルから低
レベルに変換され、時間ｔ２に出力回路ＯＡ、の出力が
高レベルから低レベルに変換されると、ＮＯＲ回路５の
出力は時間ｔ２に高レベルから低レベルに変換される。
従って、時間ｔ１に出力回路ｏＡ２への入力が低レベル
になったとしても、ＯＲ回路６の出力は時間ｔ２になっ
たとき低レベルになり、そのＯＲ回路６の出力が出力回
路ＯＡ２に入力されるので、出力回路ＯＡ、の出力は時
間ｔ、に低レベルに反転することになり、出力回路ＯＡ
１ 、 ＯＡ２の同時反転がさけられる。
になったとしても、ＯＲ回路６の出力は時間ｔ２になっ
たとき低レベルになり、そのＯＲ回路６の出力が出力回
路ＯＡ２に入力されるので、出力回路ＯＡ、の出力は時
間ｔ、に低レベルに反転することになり、出力回路ＯＡ
１ 、 ＯＡ２の同時反転がさけられる。
なお、出力回路○Ａ１．ＯＡ２への入力の論理状態が、
第２図（ｂ）に示すように、時間ｔ４に低レベルから高
レベルに変換されたときは、時間ｔ５に出力回路ＯＡｌ
、ＯＡ２の出力が低レベルから高レベルに同時に変換さ
れる。
第２図（ｂ）に示すように、時間ｔ４に低レベルから高
レベルに変換されたときは、時間ｔ５に出力回路ＯＡｌ
、ＯＡ２の出力が低レベルから高レベルに同時に変換さ
れる。
以上説明したように本発明は、少くとも２個の出力回路
を有する論理回路において、論理回路中の２つの出力回
路が高レベルから低レベルに同時に反転する際にその反
転タイミングに一定の遅延タイミングを設定する遅延回
路を設けることにより、同時反転の出力回路を半分にし
、電源ライン上のノイズを減らして出力回路の誤動作の
要因を少くすることが可能であり、論理回路システム全
体の信頼性を向上できる効果がある。
を有する論理回路において、論理回路中の２つの出力回
路が高レベルから低レベルに同時に反転する際にその反
転タイミングに一定の遅延タイミングを設定する遅延回
路を設けることにより、同時反転の出力回路を半分にし
、電源ライン上のノイズを減らして出力回路の誤動作の
要因を少くすることが可能であり、論理回路システム全
体の信頼性を向上できる効果がある。
第１図は本発明の一実施例のブロック図、第２図（ａ）
及び（ｂ）はそれぞれ第１図の実施例の動作を説明する
ための各信号の波形図、第３図は従来の論理回路の一例
のブロック図である。 １．１．．２・・・論理回路、３・・・遅延回路、４・
・・インバータ、５・・・ＮＯＲ回路、６・・・ＯＲ回
路、ＩＢ、、ｌＢ２−・・入力回路、ＯＡ、、ＯＡ２・
、、出力回路。
及び（ｂ）はそれぞれ第１図の実施例の動作を説明する
ための各信号の波形図、第３図は従来の論理回路の一例
のブロック図である。 １．１．．２・・・論理回路、３・・・遅延回路、４・
・・インバータ、５・・・ＮＯＲ回路、６・・・ＯＲ回
路、ＩＢ、、ｌＢ２−・・入力回路、ＯＡ、、ＯＡ２・
、、出力回路。
Claims (1)
- 少くとも２個の第１及び第２の出力回路と、前記第１の
出力回路の入力と出力とを入力とし前記第１及び第２の
出力回路への入力が同時に高レベルから低レベルに反転
するとき前記第２の出力回路への入力を所定の時間遅延
させる遅延回路とを有することを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286112A JPH01126018A (ja) | 1987-11-11 | 1987-11-11 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286112A JPH01126018A (ja) | 1987-11-11 | 1987-11-11 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01126018A true JPH01126018A (ja) | 1989-05-18 |
Family
ID=17700087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286112A Pending JPH01126018A (ja) | 1987-11-11 | 1987-11-11 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01126018A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323589A (ja) * | 1989-06-21 | 1991-01-31 | Mitsubishi Electric Corp | 半導体装置の出力回路 |
| JPH04135315A (ja) * | 1990-09-27 | 1992-05-08 | Kawasaki Steel Corp | 集積回路 |
-
1987
- 1987-11-11 JP JP62286112A patent/JPH01126018A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323589A (ja) * | 1989-06-21 | 1991-01-31 | Mitsubishi Electric Corp | 半導体装置の出力回路 |
| JPH04135315A (ja) * | 1990-09-27 | 1992-05-08 | Kawasaki Steel Corp | 集積回路 |
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