JPH0821844B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0821844B2 JPH0821844B2 JP61125996A JP12599686A JPH0821844B2 JP H0821844 B2 JPH0821844 B2 JP H0821844B2 JP 61125996 A JP61125996 A JP 61125996A JP 12599686 A JP12599686 A JP 12599686A JP H0821844 B2 JPH0821844 B2 JP H0821844B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- control signal
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、クロック信号を用いることなく入，出力
すべき信号を入，出力する非同期バス型の半導体集積回
路に関し、特に２種類の制御信号を１本の端子に割り付
けることによって端子数を減らすことを可能とした半導
体集積回路に関するものである。
すべき信号を入，出力する非同期バス型の半導体集積回
路に関し、特に２種類の制御信号を１本の端子に割り付
けることによって端子数を減らすことを可能とした半導
体集積回路に関するものである。
〔従来の技術〕 非同期バス型半導体集積回路において、２種類の制御
信号を１本の端子に割り付けようとする場合、例えば第
３図に示したような回路が考えられる。
信号を１本の端子に割り付けようとする場合、例えば第
３図に示したような回路が考えられる。
図において、１はチップ選択用のチップセレクト信号
CSが入力されるチップセレクト端子、２は第１および第
２の論理レベルの期間が、それぞれ本半導体集積回路を
して第１および第２の回路動作を行わしめる１つの第１
の制御信号A/を受け取る１つの制御端子、4,3はチッ
プセレクト信号と第１の制御信号に基づいて生成され
た、本半導体集積回路をして第1,第２の回路動作を行わ
しめる第2,第３の制御信号Ａ′,B′を伝達する内部制御
信号線、８は第１の制御信号とチップセレクト信号の論
理積をとり第２の制御信号Ａ′を生成するANDゲート、1
0は第１の制御信号を反転するインバータ、７はインバ
ータ10の出力、すなわち第１の制御信号の反転信号とチ
ップセレクト信号の論理積をとり第３の制御信号Ｂ′を
生成するANDゲートである。
CSが入力されるチップセレクト端子、２は第１および第
２の論理レベルの期間が、それぞれ本半導体集積回路を
して第１および第２の回路動作を行わしめる１つの第１
の制御信号A/を受け取る１つの制御端子、4,3はチッ
プセレクト信号と第１の制御信号に基づいて生成され
た、本半導体集積回路をして第1,第２の回路動作を行わ
しめる第2,第３の制御信号Ａ′,B′を伝達する内部制御
信号線、８は第１の制御信号とチップセレクト信号の論
理積をとり第２の制御信号Ａ′を生成するANDゲート、1
0は第１の制御信号を反転するインバータ、７はインバ
ータ10の出力、すなわち第１の制御信号の反転信号とチ
ップセレクト信号の論理積をとり第３の制御信号Ｂ′を
生成するANDゲートである。
第４図は第３図の回路のタイミング例を示したもので
ある。
ある。
第４図に示すように内部制御信号Ａ′をアクティブに
するには、チップセレクト端子１と制御端子２とを共に
“H"にすればよい。
するには、チップセレクト端子１と制御端子２とを共に
“H"にすればよい。
ところが、内部制御信号Ａ′をアクティブにしようと
した時、チップセレクト端子１入力CSが、第４図に示す
ように制御端子２の入力A/期間t1よりも長かった場
合、内部制御信号線３出力Ｂ′にt2,t3期間エラーが生
じる。このエラーは、外部からは、内部制御信号線４出
力Ａ′のみをアクティブにしようとしている時に、間違
って内部制御信号線３出力Ｂ′に“H"信号が出力される
のであるから致命的なエラーである。
した時、チップセレクト端子１入力CSが、第４図に示す
ように制御端子２の入力A/期間t1よりも長かった場
合、内部制御信号線３出力Ｂ′にt2,t3期間エラーが生
じる。このエラーは、外部からは、内部制御信号線４出
力Ａ′のみをアクティブにしようとしている時に、間違
って内部制御信号線３出力Ｂ′に“H"信号が出力される
のであるから致命的なエラーである。
このような問題があったために、従来は非同期バス型
半導体集積回路においては、２本の制御信号を１本の端
子に割り付けることは不可能であった。
半導体集積回路においては、２本の制御信号を１本の端
子に割り付けることは不可能であった。
この発明は上記のような従来のものの問題点を解決す
るためになされたもので、非同期バス型であるにもかか
わらず、２本の制御信号を１本の端子に割り付けること
ができ、端子数の削減が可能となる半導体集積回路を得
ることを目的とする。
るためになされたもので、非同期バス型であるにもかか
わらず、２本の制御信号を１本の端子に割り付けること
ができ、端子数の削減が可能となる半導体集積回路を得
ることを目的とする。
この発明に係る半導体集積回路は、第１および第２の
論理レベルの期間が、それぞれ本半導体集積回路をして
第１および第２の回路動作を行わしめる１つの第１の制
御信号を受け取る１つの制御端子と、第１の論理レベル
で有意になるチップ選択用のチップセレクト信号と前記
第１の制御信号との論理積をとり、第１の論理レベルの
期間が、本半導体集積回路をして第１の回路動作を行わ
しめる第２の制御信号を生成する第１のアンドゲート
と、前記第１の制御信号を所定時間遅延する遅延回路
と、前記第１の制御信号と前記遅延回路の出力信号との
ノア信号を生成するノア回路と、前記ノア回路の出力信
号と前記チップセレクト信号との論理積をとり、第１の
論理レベルの期間が、本半導体集積回路をして第２の回
路動作を行わしめる第３の制御信号を生成する第２のア
ンドゲートとを備え、前記チップセレクト信号が有意で
あり、かつ前記第１の回路動作から第２の回路動作に切
り替わった時に前記第２の回路動作を行わせる前記第３
の制御信号に偽信号が生成するのを禁止するようにした
ものである。
論理レベルの期間が、それぞれ本半導体集積回路をして
第１および第２の回路動作を行わしめる１つの第１の制
御信号を受け取る１つの制御端子と、第１の論理レベル
で有意になるチップ選択用のチップセレクト信号と前記
第１の制御信号との論理積をとり、第１の論理レベルの
期間が、本半導体集積回路をして第１の回路動作を行わ
しめる第２の制御信号を生成する第１のアンドゲート
と、前記第１の制御信号を所定時間遅延する遅延回路
と、前記第１の制御信号と前記遅延回路の出力信号との
ノア信号を生成するノア回路と、前記ノア回路の出力信
号と前記チップセレクト信号との論理積をとり、第１の
論理レベルの期間が、本半導体集積回路をして第２の回
路動作を行わしめる第３の制御信号を生成する第２のア
ンドゲートとを備え、前記チップセレクト信号が有意で
あり、かつ前記第１の回路動作から第２の回路動作に切
り替わった時に前記第２の回路動作を行わせる前記第３
の制御信号に偽信号が生成するのを禁止するようにした
ものである。
この発明においては、上述のように構成したことによ
り、チップセレクト信号が有意であり、かつ前記第１の
回路動作から第２の回路動作に切り替わった時に前記第
２の回路動作を行わせる前記第３の制御信号に偽信号を
生成してしまうのが禁止され、回路の誤動作を伴うこと
なく、１つの第１の制御信号から第２の制御信号および
第２の制御信号を分離でき、２本の制御信号を１本の端
子に割りつけることが可能になる。
り、チップセレクト信号が有意であり、かつ前記第１の
回路動作から第２の回路動作に切り替わった時に前記第
２の回路動作を行わせる前記第３の制御信号に偽信号を
生成してしまうのが禁止され、回路の誤動作を伴うこと
なく、１つの第１の制御信号から第２の制御信号および
第２の制御信号を分離でき、２本の制御信号を１本の端
子に割りつけることが可能になる。
以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例による半導体集積回路を示
し、この実施例は第４図における期間t3における誤動作
を禁止するようにしたものである。第１図において、１
はチップ選択用のチップセレクト信号CSが入力されるチ
ップセレクト端子、２は第１および第２の論理レベルの
期間が、それぞれ本半導体集積回路をして第１および第
２の回路動作を行わしめる１つの第１の制御信号A/を
受け取る１つの制御端子、4,3はチップセレクト信号と
第１の制御信号に基づいて生成された、本半導体集積回
路をして第1,第２の回路動作を行わしめる第2,第３の制
御信号Ａ′,B′を伝達する内部制御信号線、８は第１の
制御信号とチップセレクト信号の論理積をとり第２の制
御信号Ａ′を生成するANDゲート、５は第１の制御信号
を所定時間遅延する遅延回路、６は第１の制御信号と遅
延回路５の出力とのNOR信号を生成するNORゲート、７は
NORゲート６の出力とチップセレクト信号との論理積を
とり第３の制御信号Ｂ′を生成するANDゲートである。
１図はこの発明の一実施例による半導体集積回路を示
し、この実施例は第４図における期間t3における誤動作
を禁止するようにしたものである。第１図において、１
はチップ選択用のチップセレクト信号CSが入力されるチ
ップセレクト端子、２は第１および第２の論理レベルの
期間が、それぞれ本半導体集積回路をして第１および第
２の回路動作を行わしめる１つの第１の制御信号A/を
受け取る１つの制御端子、4,3はチップセレクト信号と
第１の制御信号に基づいて生成された、本半導体集積回
路をして第1,第２の回路動作を行わしめる第2,第３の制
御信号Ａ′,B′を伝達する内部制御信号線、８は第１の
制御信号とチップセレクト信号の論理積をとり第２の制
御信号Ａ′を生成するANDゲート、５は第１の制御信号
を所定時間遅延する遅延回路、６は第１の制御信号と遅
延回路５の出力とのNOR信号を生成するNORゲート、７は
NORゲート６の出力とチップセレクト信号との論理積を
とり第３の制御信号Ｂ′を生成するANDゲートである。
また第２図は第１図の回路のタイミングを示したもの
である。
である。
次に動作について説明する。前述したように、信号
Ｂ′はCS信号とA/B信号との間にタイミングのずれが起
こるとエラーを生じるが、本実施例ではそのエラーは、
信号A/が遅延回路５を通った後の信号ａとA/信号そ
のものとのNORを取ったものｂとCS信号とのANDを取るこ
とにより第２図のようにリジェクトされる。遅延回路の
時定数はシステム上起こり得るCS信号のずれの最大値
と、制御信号A/のパルス幅との兼合いで決定すればよ
い。このように、上記実施例によれば、チップをセレク
ト状態とするためのチップセレクト信号、および該チッ
プセレクト信号のアクティブ状態におけるその論理高レ
ベルおよび論理低レベルがそれぞれ第1,第２の内部論理
信号のアクティブ状態に対応する１つの論理信号を入力
とし、このチップセレクト信号と論理信号の論理積をと
って第１の内部論理信号を生成し、かつ論理信号を所定
時間遅延したものと元の論理信号の論理和を論理反転
し、これをさらにチップセレクト信号と論理積をとって
第２の内部論理信号を生成し、この第1,第２の内部論理
信号によりその制御を行うようにしたので、非同期バス
型半導体集積回路の端子を減らすことができ、コストを
低減することができる。また、空いたピンに他の機能を
割り付けることも可能となり、半導体集積回路の機能，
性能を向上することができる。
Ｂ′はCS信号とA/B信号との間にタイミングのずれが起
こるとエラーを生じるが、本実施例ではそのエラーは、
信号A/が遅延回路５を通った後の信号ａとA/信号そ
のものとのNORを取ったものｂとCS信号とのANDを取るこ
とにより第２図のようにリジェクトされる。遅延回路の
時定数はシステム上起こり得るCS信号のずれの最大値
と、制御信号A/のパルス幅との兼合いで決定すればよ
い。このように、上記実施例によれば、チップをセレク
ト状態とするためのチップセレクト信号、および該チッ
プセレクト信号のアクティブ状態におけるその論理高レ
ベルおよび論理低レベルがそれぞれ第1,第２の内部論理
信号のアクティブ状態に対応する１つの論理信号を入力
とし、このチップセレクト信号と論理信号の論理積をと
って第１の内部論理信号を生成し、かつ論理信号を所定
時間遅延したものと元の論理信号の論理和を論理反転
し、これをさらにチップセレクト信号と論理積をとって
第２の内部論理信号を生成し、この第1,第２の内部論理
信号によりその制御を行うようにしたので、非同期バス
型半導体集積回路の端子を減らすことができ、コストを
低減することができる。また、空いたピンに他の機能を
割り付けることも可能となり、半導体集積回路の機能，
性能を向上することができる。
以上のように、この発明に係る半導体集積回路によれ
ば、第１および第２の論理レベルの期間が、それぞれ本
半導体集積回路をして第１および第２の回路動作を行わ
しめる１つの第１の制御信号を受け取る１つの制御端子
と、第１の論理レベルで有意になるチップ選択用のチッ
プセレクト信号と前記第１の制御信号との論理積をと
り、第１の論理レベルの期間が、本半導体集積回路をし
て第１の回路動作を行わしめる第２の制御信号を生成す
る第１のアンドゲートと、前記第１の制御信号を所定時
間遅延する遅延回路と、前記第１の制御信号と前記遅延
回路の出力信号とのノア信号を生成するノア回路と、前
記ノア回路の出力信号と前記チップセレクト信号との論
理積をとり、第１の論理レベルの期間が、本半導体集積
回路をして第２の回路動作を行わしめる第３の制御信号
を生成する第２のアンドゲートとを備えるようにしたの
で、前記チップセレクト信号が有意であり、かつ前記第
１の回路動作から第２の回路動作に切り替わった時に前
記第２の回路動作を行なわせる前記第３の制御信号に偽
信号が生成してしまうのを禁止することができ、回路の
誤動作を伴うことなく、１つの第１の制御信号から第２
の制御信号および第２の制御信号を分離でき、２本の制
御信号を１本の端子に割りつけることが可能になる効果
がある。
ば、第１および第２の論理レベルの期間が、それぞれ本
半導体集積回路をして第１および第２の回路動作を行わ
しめる１つの第１の制御信号を受け取る１つの制御端子
と、第１の論理レベルで有意になるチップ選択用のチッ
プセレクト信号と前記第１の制御信号との論理積をと
り、第１の論理レベルの期間が、本半導体集積回路をし
て第１の回路動作を行わしめる第２の制御信号を生成す
る第１のアンドゲートと、前記第１の制御信号を所定時
間遅延する遅延回路と、前記第１の制御信号と前記遅延
回路の出力信号とのノア信号を生成するノア回路と、前
記ノア回路の出力信号と前記チップセレクト信号との論
理積をとり、第１の論理レベルの期間が、本半導体集積
回路をして第２の回路動作を行わしめる第３の制御信号
を生成する第２のアンドゲートとを備えるようにしたの
で、前記チップセレクト信号が有意であり、かつ前記第
１の回路動作から第２の回路動作に切り替わった時に前
記第２の回路動作を行なわせる前記第３の制御信号に偽
信号が生成してしまうのを禁止することができ、回路の
誤動作を伴うことなく、１つの第１の制御信号から第２
の制御信号および第２の制御信号を分離でき、２本の制
御信号を１本の端子に割りつけることが可能になる効果
がある。
第１図はこの発明の一実施例による半導体集積回路を示
す図、第２図は第１図の回路のタイミングチャート図、
第３図は従来の半導体集積回路を示す図、第４図は第３
図のタイミングチャート図である。 図において、１はチップセレクト端子、２は制御端子、
３は内部制御信号、４は内部制御信号、５は遅延回路、
６はNORゲート、20は禁止回路、７及び８はANDゲート、
CSはチップセレクト端子入力、A/Bは制御端子入力、ａ
は遅延回路出力、ｂはNOR回路出力、Ａ′,B′は内部制
御信号である。 なお図中同一符号は同一又は相当部分を示す。
す図、第２図は第１図の回路のタイミングチャート図、
第３図は従来の半導体集積回路を示す図、第４図は第３
図のタイミングチャート図である。 図において、１はチップセレクト端子、２は制御端子、
３は内部制御信号、４は内部制御信号、５は遅延回路、
６はNORゲート、20は禁止回路、７及び８はANDゲート、
CSはチップセレクト端子入力、A/Bは制御端子入力、ａ
は遅延回路出力、ｂはNOR回路出力、Ａ′,B′は内部制
御信号である。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】第１および第２の論理レベルの期間が、そ
れぞれ本半導体集積回路をして第１および第２の回路動
作を行わしめる１つの第１の制御信号を受け取る１つの
制御端子と、 第１の論理レベルで有意になるチップ選択用のチップセ
レクト信号と前記第１の制御信号との論理積をとり、第
１の論理レベルの期間が、本半導体集積回路をして第１
の回路動作を行わしめる第２の制御信号を生成する第１
のアンドゲートと、 前記第１の制御信号を所定時間遅延する遅延回路と、 前記第１の制御信号と前記遅延回路の出力信号とのノア
信号を生成するノア回路と、 前記ノア回路の出力信号と前記チップセレクト信号との
論理積をとり、第１の論理レベルの期間が、本半導体集
積回路をして第２の回路動作を行わしめる第３の制御信
号を生成する第２のアンドゲートとを備え、 前記チップセレクト信号が有意であり、かつ前記第１の
回路動作から第２の回路動作に切り替わった時に前記第
２の回路動作を行なわせる前記第３の制御信号に偽信号
が生成するのを禁止することを特徴とする半導体集積回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61125996A JPH0821844B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体集積回路 |
| DE19873715159 DE3715159A1 (de) | 1986-05-30 | 1987-05-07 | Ic-halbleitervorrichtung |
| US07/054,851 US4760291A (en) | 1986-05-30 | 1987-05-27 | Synchronous bus type semiconductor circuit wherein two control signals share common terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61125996A JPH0821844B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281615A JPS62281615A (ja) | 1987-12-07 |
| JPH0821844B2 true JPH0821844B2 (ja) | 1996-03-04 |
Family
ID=14924138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61125996A Expired - Lifetime JPH0821844B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4760291A (ja) |
| JP (1) | JPH0821844B2 (ja) |
| DE (1) | DE3715159A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896244A (en) * | 1987-03-23 | 1990-01-23 | General Dynamics Electronics Division | Feed forward compensation circuitry and switching logic driver with overcurrent protection incorporating same |
| JPS63238713A (ja) * | 1987-03-26 | 1988-10-04 | Oki Electric Ind Co Ltd | 遅延回路 |
| JPH0198313A (ja) * | 1987-10-09 | 1989-04-17 | Nec Corp | 同期化回路 |
| JP2534757B2 (ja) * | 1988-07-06 | 1996-09-18 | 株式会社東芝 | リフレッシュ回路 |
| US5032740A (en) * | 1989-11-06 | 1991-07-16 | Eastman Kodak Company | Voltage level conversion of a clock signal |
| JP2946663B2 (ja) * | 1990-07-10 | 1999-09-06 | 住友電気工業株式会社 | 発光素子駆動用半導体装置 |
| KR930009704B1 (ko) * | 1991-09-07 | 1993-10-08 | 재단법인 한국전자통신연구소 | 칩선택 단자쌍(chip select pair)을 구비한 반도체장치 |
| JPH05102831A (ja) * | 1991-10-09 | 1993-04-23 | Mitsubishi Electric Corp | 半導体集積回路の出力回路 |
| US5566112A (en) * | 1994-08-10 | 1996-10-15 | Sgs-Thomson Microelectronics, Inc. | Apparatus and method for enabling a bus driver when a data signal is valid |
| JP3492792B2 (ja) * | 1994-12-22 | 2004-02-03 | 株式会社アドバンテスト | 半導体試験装置の波形整形回路 |
| US6338103B1 (en) | 1999-03-24 | 2002-01-08 | International Business Machines Corporation | System for high-speed data transfer using a sequence of overlapped global pointer signals for generating corresponding sequence of non-overlapped local pointer signals |
| US6140855A (en) * | 1999-03-30 | 2000-10-31 | International Business Machines Corporation | Dynamic-latch-receiver with self-reset pointer |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1228303B (de) * | 1965-04-23 | 1966-11-10 | Philips Patentverwaltung | Einrichtung zur Synchronisation von Zaehlsignalen mit einer Taktpulsfrequenz |
| DE2607000C3 (de) * | 1976-02-20 | 1978-11-02 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Digital/Digital-Umsetzer |
| JPS5314412A (en) * | 1976-07-24 | 1978-02-09 | Kunimasa Ooide | Method of suspending duct pipe* etc* with steel tape |
| US4317053A (en) * | 1979-12-05 | 1982-02-23 | Motorola, Inc. | High speed synchronization circuit |
| JPS58136129A (ja) * | 1982-02-08 | 1983-08-13 | Nippon Telegr & Teleph Corp <Ntt> | 波形変換回路 |
| JPS60144022A (ja) * | 1983-12-30 | 1985-07-30 | Hitachi Ltd | 差動形論理回路 |
| US4691121A (en) * | 1985-11-29 | 1987-09-01 | Tektronix, Inc. | Digital free-running clock synchronizer |
-
1986
- 1986-05-30 JP JP61125996A patent/JPH0821844B2/ja not_active Expired - Lifetime
-
1987
- 1987-05-07 DE DE19873715159 patent/DE3715159A1/de active Granted
- 1987-05-27 US US07/054,851 patent/US4760291A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4760291A (en) | 1988-07-26 |
| JPS62281615A (ja) | 1987-12-07 |
| DE3715159C2 (ja) | 1988-04-28 |
| DE3715159A1 (de) | 1987-12-03 |
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