JPS60144022A - 差動形論理回路 - Google Patents
差動形論理回路Info
- Publication number
- JPS60144022A JPS60144022A JP58247652A JP24765283A JPS60144022A JP S60144022 A JPS60144022 A JP S60144022A JP 58247652 A JP58247652 A JP 58247652A JP 24765283 A JP24765283 A JP 24765283A JP S60144022 A JPS60144022 A JP S60144022A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- differential
- input
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 claims abstract description 5
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 241000972773 Aulopiformes Species 0.000 description 1
- 241001590997 Moolgarda engeli Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 235000019515 salmon Nutrition 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/002—Switching arrangements with several input- or output terminals
- H03K17/005—Switching arrangements with several input- or output terminals with several inputs only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、差動形グー１〜論理回、路に係り、特にｎ個
の差動形ゲート論理口−の入力信号のうち、任意入力信
号のみをセレクトして出力するのに好適な差動形オア回
路に関する。
の差動形ゲート論理口−の入力信号のうち、任意入力信
号のみをセレクトして出力するのに好適な差動形オア回
路に関する。
、電子計算機等において、。
影響をなくするためしきい値のない差動形グー１〜論理
回路が用いられてりる。第１図は固定しきい値のある通
常グー１−！理回路としきい値のない差動形ゲート論理
回路の動作を示す図で、同図（、）はしきい値のある通
ｌｉｔグー１への動作を示すものであり、図示するよう
なりロックパルスＣ１が通常ゲートを通ると、しきい値
ｐｄをこえた部でゲートは作動し、パルスＣ２を出力す
る。ところが、クロックパルスＣＩの立上り近辺でコモ
ンモードノイズＣｎが発生するとクロックパルスＣ１の
立上りに影響を与え、点線Ｃ３のようなパルスとなり、
グー１−の出力パルスも点線Ｃ４で示すようになる。そ
の結果パルスＣ２よりもその立上りが速くなる。ところ
が、差動形グーｌ−輪理回路では第１図（ｂ）に示すよ
うに、クロックパルスＣ１の立上り近辺にコモンモード
ノイズＣｎが発生し、クロックパルスＣ１の立上りが点
線Ｃ３に示すように変形したとしても、クロックパルス
の相補パルス肩も点線Ｃ５のように変形するため、点線
Ｃ３と０５の交差する時刻は影響されず、差動形ゲート
論理回路からは常に一定の出力パルスＣ６が出力される
。
回路が用いられてりる。第１図は固定しきい値のある通
常グー１−！理回路としきい値のない差動形ゲート論理
回路の動作を示す図で、同図（、）はしきい値のある通
ｌｉｔグー１への動作を示すものであり、図示するよう
なりロックパルスＣ１が通常ゲートを通ると、しきい値
ｐｄをこえた部でゲートは作動し、パルスＣ２を出力す
る。ところが、クロックパルスＣＩの立上り近辺でコモ
ンモードノイズＣｎが発生するとクロックパルスＣ１の
立上りに影響を与え、点線Ｃ３のようなパルスとなり、
グー１−の出力パルスも点線Ｃ４で示すようになる。そ
の結果パルスＣ２よりもその立上りが速くなる。ところ
が、差動形グーｌ−輪理回路では第１図（ｂ）に示すよ
うに、クロックパルスＣ１の立上り近辺にコモンモード
ノイズＣｎが発生し、クロックパルスＣ１の立上りが点
線Ｃ３に示すように変形したとしても、クロックパルス
の相補パルス肩も点線Ｃ５のように変形するため、点線
Ｃ３と０５の交差する時刻は影響されず、差動形ゲート
論理回路からは常に一定の出力パルスＣ６が出力される
。
第２図は差動形ゲートによるオア回路の一例を示す図で
。図示するように、差動形ゲート１．２の正負出力同士
をワイヤードアンド４とワイヤードオア３の結線論理で
差動形オア回路が構成される。しかしながら、上記従来
のこのような差動形オア回路では、六入力またはＢ入力
のどちらか一方を選択してＹ出力に出すには、非選択入
力側を停止しなければならないという欠点があった。
。図示するように、差動形ゲート１．２の正負出力同士
をワイヤードアンド４とワイヤードオア３の結線論理で
差動形オア回路が構成される。しかしながら、上記従来
のこのような差動形オア回路では、六入力またはＢ入力
のどちらか一方を選択してＹ出力に出すには、非選択入
力側を停止しなければならないという欠点があった。
本発明は上述の点にかんがみてなされたもので、多入力
信号を選択するのに、非選択側の入力信号を停止しなく
ても可能な差動形オア回路を提供すことを目的とする。
信号を選択するのに、非選択側の入力信号を停止しなく
ても可能な差動形オア回路を提供すことを目的とする。
本発明の要点は、差動形ゲートは、正負１対の入力ピン
間の電位差により出力が決まるようになっており、非し
きい位差動形論理回路であるため。
間の電位差により出力が決まるようになっており、非し
きい位差動形論理回路であるため。
固定しきい値を有する通ｌ；（゛のグー１−のように、
多入力ピンを非選択６３号人力と選択イｄす人力に分け
て使用することができない。そこで、非選択信号が入る
差動形ゲートとは別に１選択信号用ゲー１〜を用意して
、この選択信号用ゲートで差動形ゲートの任意の出力を
抑止するようにした点にある。
多入力ピンを非選択６３号人力と選択イｄす人力に分け
て使用することができない。そこで、非選択信号が入る
差動形ゲートとは別に１選択信号用ゲー１〜を用意して
、この選択信号用ゲートで差動形ゲートの任意の出力を
抑止するようにした点にある。
以下、本発明の一実施例を図面に基づいて説明する。
第３図は幅広入力パルスを決められたパルス幅に微分し
て出力するパルス幅設定回路を示す図である。第５図は
その作動を示すタイミングチャート図である。入力信号
Ｘは、第１差動ゲー１へ１の非反転入力ピンＡと遅延素
子９の入力側に加えられる。遅延素子９の出力は、第２
差動ゲート２の反転入力ピンＢに接続する。入力信号Ｘ
の相補信号である入力信号又は、前記と同様に、第１差
動ゲート１の反転入力端子Ａ、および、遅延素子９と同
じ遅延を持った遅延素子１０を経由して、第２差動ゲー
ト２の非反転入力ピンＢに接続する。
て出力するパルス幅設定回路を示す図である。第５図は
その作動を示すタイミングチャート図である。入力信号
Ｘは、第１差動ゲー１へ１の非反転入力ピンＡと遅延素
子９の入力側に加えられる。遅延素子９の出力は、第２
差動ゲート２の反転入力ピンＢに接続する。入力信号Ｘ
の相補信号である入力信号又は、前記と同様に、第１差
動ゲート１の反転入力端子Ａ、および、遅延素子９と同
じ遅延を持った遅延素子１０を経由して、第２差動ゲー
ト２の非反転入力ピンＢに接続する。
第１差動ゲート１と第２差動ゲー１−２の各反転出力は
、ワイヤードアンド４の結線論理をとった後、反転出力
端子Ｙへ接続する。
、ワイヤードアンド４の結線論理をとった後、反転出力
端子Ｙへ接続する。
第１差動ゲート１の非反転出力は、第１通常ゲート７の
ＮＯＲ側出力とワイヤードアンド５の結線論理をとる。
ＮＯＲ側出力とワイヤードアンド５の結線論理をとる。
同様に第２差動ゲー１−２の非反転出力は、第２通常ゲ
ート８のＮＯＲ側出力とワイヤードアンド６の結線論理
をとり、さらに前記第１差動ゲート１の結線論理である
ワイヤードアンド５と、ワイヤードオア３の結線論理を
とった後、非反転出力端子Ｙへ接続する。
ート８のＮＯＲ側出力とワイヤードアンド６の結線論理
をとり、さらに前記第１差動ゲート１の結線論理である
ワイヤードアンド５と、ワイヤードオア３の結線論理を
とった後、非反転出力端子Ｙへ接続する。
第１通常ゲート７のＯＲ側出力１１は第１差動ゲート１
の非反転出力および反転出力の論理レベルを共にｒｒ
Ｈｎレベルにするためのもので、第４図に示す詳細回路
図で、第１差動ゲート１のカーシン１〜スイツチの共通
エミッタ１２から定電流トランジスタ１３に流れる電流
を、第１通１：（ゲート７のＯＲ側出力１１側にバイパ
スさせることで実現できる。また、第２通常ゲート８の
ＯＲ側出力は、償ワ全皆１１）、！−百一つＺＴｌ零ば
鮮Ｊ扛−ｈ幻ト１式＃鮭１其−ｈハ論理レベルを共に”
１−１ ”レベルにするだめのもので、前記説明と同
様であ−る。
の非反転出力および反転出力の論理レベルを共にｒｒ
Ｈｎレベルにするためのもので、第４図に示す詳細回路
図で、第１差動ゲート１のカーシン１〜スイツチの共通
エミッタ１２から定電流トランジスタ１３に流れる電流
を、第１通１：（ゲート７のＯＲ側出力１１側にバイパ
スさせることで実現できる。また、第２通常ゲート８の
ＯＲ側出力は、償ワ全皆１１）、！−百一つＺＴｌ零ば
鮮Ｊ扛−ｈ幻ト１式＃鮭１其−ｈハ論理レベルを共に”
１−１ ”レベルにするだめのもので、前記説明と同
様であ−る。
次に本実施例の動作を第５図のタイミングチャー１−に
より説明する。幅広の入力パルスをＸとすると、第１差
動ゲート１の非反転入力ピンＡにはＸと同じパルス波形
の人力信号Ａが入力される（第１差動ゲー１−１の反転
入力ピン八にはＸ波形の相補信号Ｘが入力される）。第
２差動ゲート２の非反転入力ピンＢには、入力パルスＸ
をインバートして遅延素子１０のディレ一時間［ｄだけ
遅延した信号Ｂが入力される。
より説明する。幅広の入力パルスをＸとすると、第１差
動ゲート１の非反転入力ピンＡにはＸと同じパルス波形
の人力信号Ａが入力される（第１差動ゲー１−１の反転
入力ピン八にはＸ波形の相補信号Ｘが入力される）。第
２差動ゲート２の非反転入力ピンＢには、入力パルスＸ
をインバートして遅延素子１０のディレ一時間［ｄだけ
遅延した信号Ｂが入力される。
時刻ｔＯ〜ｔ１の区間は、第１差動ゲー１−フ、第２通
常ゲート８の入力Ｃ，Ｄは共に”Ｌ″ルベルあり、この
場合の出力Ｙの波形は、立下り側が入力パルスＸと同じ
波形の信号Ａの立下り側で決まり、立上り側は信号Ａの
立下り側をＬｄ（Ｔｗ’＝ｉ ｄ＝ ｔ ｄ ２−ｔ
ｄ １）だけ遅らせた時間で決まる。この場合、当該回
路はパルス幅設定回路として動作する。次に時刻１１〜
【２の区間は、第１通常ゲート７の入力Ｃが″Ｈ′″レ
ベルとなっているため、第１差動ゲー１−１の出力は抑
止され、第２差動ゲート２の入力信号ＢがそのままＹ出
力に取り出せる。また、ｔ２時刻以降では、第２通常ゲ
ート８の入力りがａｔ Ｈｕレベルとなり、第１通常ゲ
ート７の入力ＣがＩＩＬ″ルベルになるため、今度は、
第２差動ゲート２の出力が抑止され、第１差動ゲートｌ
の入力パルスＸと同じ信号ＡをＹ出力に取り出せる。ま
た、第１の通常ゲルドアおよび第２の通常ゲート８の入
力を共にｌ／ ＨＩ＋レベルにすることにより、第１お
よび第２差動ゲート１，２の出力とも抑止することがで
きる。
常ゲート８の入力Ｃ，Ｄは共に”Ｌ″ルベルあり、この
場合の出力Ｙの波形は、立下り側が入力パルスＸと同じ
波形の信号Ａの立下り側で決まり、立上り側は信号Ａの
立下り側をＬｄ（Ｔｗ’＝ｉ ｄ＝ ｔ ｄ ２−ｔ
ｄ １）だけ遅らせた時間で決まる。この場合、当該回
路はパルス幅設定回路として動作する。次に時刻１１〜
【２の区間は、第１通常ゲート７の入力Ｃが″Ｈ′″レ
ベルとなっているため、第１差動ゲー１−１の出力は抑
止され、第２差動ゲート２の入力信号ＢがそのままＹ出
力に取り出せる。また、ｔ２時刻以降では、第２通常ゲ
ート８の入力りがａｔ Ｈｕレベルとなり、第１通常ゲ
ート７の入力ＣがＩＩＬ″ルベルになるため、今度は、
第２差動ゲート２の出力が抑止され、第１差動ゲートｌ
の入力パルスＸと同じ信号ＡをＹ出力に取り出せる。ま
た、第１の通常ゲルドアおよび第２の通常ゲート８の入
力を共にｌ／ ＨＩ＋レベルにすることにより、第１お
よび第２差動ゲート１，２の出力とも抑止することがで
きる。
上記差動形オア回路をパルス幅設定回路として使用する
と、出力パルス幅は、Ｘ入力からＹ出力までのバスディ
レーの差（Ｔｗ＝ｔ ａ ２−ｔ ｄ １）となる。こ
の出力パルス幅が数ナノ秒と極めて狭い場合はオシロス
コープ以外の測定器では直接側れない。そこで第６図に
示すように、差動形オア回路２１のＹ出力をインターバ
ルカウンタ２２のストップ端子ＳＰに入力し、Ｘ入力を
スタート端子ｓｔに入力して、はじめ通常ゲート７の入
力Ｃをｒｅ Ｈｒｐレベルにし、信号Ｂを選択して時間
ｔｄ２を測定し、次に通常グー１〜８の入力りを’ＩＩ
”レベルとしてＡ入力（Ｘ入力）を選択して時間ｔｄｌ
をめると、差動形オア回路２１のパルス幅をｔｗ＝ｔｄ
２−ｔｄｌとして容易にめることができる。この場合、
入力Ｘのパルス幅はインターバルカウンタ２２が作動で
きるパルス幅のパルスでなければならないことは当然で
ある。
と、出力パルス幅は、Ｘ入力からＹ出力までのバスディ
レーの差（Ｔｗ＝ｔ ａ ２−ｔ ｄ １）となる。こ
の出力パルス幅が数ナノ秒と極めて狭い場合はオシロス
コープ以外の測定器では直接側れない。そこで第６図に
示すように、差動形オア回路２１のＹ出力をインターバ
ルカウンタ２２のストップ端子ＳＰに入力し、Ｘ入力を
スタート端子ｓｔに入力して、はじめ通常ゲート７の入
力Ｃをｒｅ Ｈｒｐレベルにし、信号Ｂを選択して時間
ｔｄ２を測定し、次に通常グー１〜８の入力りを’ＩＩ
”レベルとしてＡ入力（Ｘ入力）を選択して時間ｔｄｌ
をめると、差動形オア回路２１のパルス幅をｔｗ＝ｔｄ
２−ｔｄｌとして容易にめることができる。この場合、
入力Ｘのパルス幅はインターバルカウンタ２２が作動で
きるパルス幅のパルスでなければならないことは当然で
ある。
第５図は差動ゲート１および２の出力端子の結線論理を
入れ替えた場合であるが、この場合、遅延素子９および
１０の接続を入れ替えることと、差動ゲート１のワイヤ
ードオア３側の前に通常ゲート７のＮＯＲ出力とワイヤ
ードアンド５の結線論理を組込むことで同様な動作とな
る。
入れ替えた場合であるが、この場合、遅延素子９および
１０の接続を入れ替えることと、差動ゲート１のワイヤ
ードオア３側の前に通常ゲート７のＮＯＲ出力とワイヤ
ードアンド５の結線論理を組込むことで同様な動作とな
る。
なお、上記実施例では、パルス幅設定回路について説明
したが、差動グー１−形セレクタ回路にも応用できるこ
とは、前記動作説明からも当然である。
したが、差動グー１−形セレクタ回路にも応用できるこ
とは、前記動作説明からも当然である。
以上説明したように、本発明によれば、相補入力を１対
としだ差動ゲートの多入力ＯＲ回路で、出力として取り
出す信号を外部より選択できる機能を持つため、制御用
論理は、選択用ゲートを使用することで可能となり、メ
インパスは全て差動ゲート構成で伝送を行なうことがで
き：制御用に通常ゲートを仲介して伝送する場合に比べ
、ノイズ低減などの本来の差動ゲートの性能の向上が期
待できる。また、制御用に別な論理を組まなくてもよい
ことから、論理段数の削減、簡略化が言１れるという優
れた効果が得られる。
としだ差動ゲートの多入力ＯＲ回路で、出力として取り
出す信号を外部より選択できる機能を持つため、制御用
論理は、選択用ゲートを使用することで可能となり、メ
インパスは全て差動ゲート構成で伝送を行なうことがで
き：制御用に通常ゲートを仲介して伝送する場合に比べ
、ノイズ低減などの本来の差動ゲートの性能の向上が期
待できる。また、制御用に別な論理を組まなくてもよい
ことから、論理段数の削減、簡略化が言１れるという優
れた効果が得られる。
第１図（ａ）、（ｂ）は固定しきい値を有する通常ゲー
ト論理回路としきい値のない差動形ゲート論理回路の動
作を示すタイミングチャート図、第２図は従来の差動形
オア回路を示すブロック回路図、第３図は本発明の一実
施例をなす差動形オア回路を示すブロック回路図、第４
図は差動形ゲートの詳細な回路図、第５図は第３図の差
動形オア回路の動作を示すタイミングチャート図、第６
図はパルス幅ｉｌ＋ｑ定の一例を示すブロック図、第７
図は本発明の他の実施例をなす差動形オア回路を示すブ
ロック回路図である。 １．２・・・差動形ゲート、 ３・・・ワイヤードオア
、４．５．６・・・ワイヤードアンド、７，８・・・通
常ゲート、 ９，１０・・・遅延素子。 第１図 体） 八〇。 （ｂ） ５−Ｃ− 一ローーレー 第２図 第３図 Ｙ＝ （Ａ・ｃ）＋ （Ｂ−’Ｏ） 第４図 Ｊｒ−ト１１す Ａ、δνＹし；又 −−一←ＢＡｆＪｙ、ｚＲて−１←
Ａ尺カ目ＩＫ−−−−第６図 手続補正書（自発） 昭和６０年３月３０日 昭和５８年特許願第２４７６５２号 ２、発明の名称 差動形オア回路 ３、補正をする者 事件との関係 出願人 住所 東京都千代田区神田駿河台四丁目６番地名称 （
５１０） 株式会社日立製作所代表者 三田勝茂 ４、代理人 ５、補正により増加する発明の数 なし６、補正の対象
図面 ７て；ｉや、 ７、補正の内容 第３図における符号１１の引出し位置を別紙の通り補正
する。 ８、添付書類の目録 図 面 Ｉ通
ト論理回路としきい値のない差動形ゲート論理回路の動
作を示すタイミングチャート図、第２図は従来の差動形
オア回路を示すブロック回路図、第３図は本発明の一実
施例をなす差動形オア回路を示すブロック回路図、第４
図は差動形ゲートの詳細な回路図、第５図は第３図の差
動形オア回路の動作を示すタイミングチャート図、第６
図はパルス幅ｉｌ＋ｑ定の一例を示すブロック図、第７
図は本発明の他の実施例をなす差動形オア回路を示すブ
ロック回路図である。 １．２・・・差動形ゲート、 ３・・・ワイヤードオア
、４．５．６・・・ワイヤードアンド、７，８・・・通
常ゲート、 ９，１０・・・遅延素子。 第１図 体） 八〇。 （ｂ） ５−Ｃ− 一ローーレー 第２図 第３図 Ｙ＝ （Ａ・ｃ）＋ （Ｂ−’Ｏ） 第４図 Ｊｒ−ト１１す Ａ、δνＹし；又 −−一←ＢＡｆＪｙ、ｚＲて−１←
Ａ尺カ目ＩＫ−−−−第６図 手続補正書（自発） 昭和６０年３月３０日 昭和５８年特許願第２４７６５２号 ２、発明の名称 差動形オア回路 ３、補正をする者 事件との関係 出願人 住所 東京都千代田区神田駿河台四丁目６番地名称 （
５１０） 株式会社日立製作所代表者 三田勝茂 ４、代理人 ５、補正により増加する発明の数 なし６、補正の対象
図面 ７て；ｉや、 ７、補正の内容 第３図における符号１１の引出し位置を別紙の通り補正
する。 ８、添付書類の目録 図 面 Ｉ通
Claims (1)
- （１）正負両極性を有するｎ個の差動形ゲートと、ｎ個
の固定しきい値を持つ通常グー、トとより成り、（ 前記差動形ゲート間を該差動形ゲートの相補入力信号が
該差動形ゲート出力の結線論理により１組の相補出力信
号として取り出されるように接続し、前記ｎ個の通常ゲ
ートを該通常グー、トにより前記□ １１個の差動形ゲートの出力の内、任意の出力を抑止す
るように接続したことを特徴とする差動形オア回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247652A JPS60144022A (ja) | 1983-12-30 | 1983-12-30 | 差動形論理回路 |
| US06/687,765 US4719371A (en) | 1983-12-30 | 1984-12-31 | Differential type gate circuit having control signal input |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247652A JPS60144022A (ja) | 1983-12-30 | 1983-12-30 | 差動形論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60144022A true JPS60144022A (ja) | 1985-07-30 |
| JPH0352692B2 JPH0352692B2 (ja) | 1991-08-12 |
Family
ID=17166667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247652A Granted JPS60144022A (ja) | 1983-12-30 | 1983-12-30 | 差動形論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4719371A (ja) |
| JP (1) | JPS60144022A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821844B2 (ja) * | 1986-05-30 | 1996-03-04 | 三菱電機株式会社 | 半導体集積回路 |
| US4999519A (en) * | 1987-12-04 | 1991-03-12 | Hitachi Vlsi Engineering Corporation | Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier |
| US4928024A (en) * | 1988-05-13 | 1990-05-22 | Fujitsu Limited | Referenceless ECL logic circuit |
| US4870301A (en) * | 1988-09-06 | 1989-09-26 | Motorola, Inc. | Differential emitter-coupled-logic bus driver |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157638A (en) * | 1981-03-23 | 1982-09-29 | Mitsubishi Electric Corp | Phase inversion changeover circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3786357A (en) * | 1971-11-30 | 1974-01-15 | Gen Electric | Digital pulse train frequency multiplier |
| US4069429A (en) * | 1976-09-13 | 1978-01-17 | Harris Corporation | IGFET clock generator |
| US4071781A (en) * | 1976-11-15 | 1978-01-31 | Northern Telecom Limited | Pulse duration correction circuit |
| US4171526A (en) * | 1978-10-02 | 1979-10-16 | The United States Of America As Represented By The Secretary Of The Navy | Event mark decoder for use with time code generator |
| JPS58209226A (ja) * | 1982-05-31 | 1983-12-06 | Fujitsu Ltd | セツト回路 |
| JPS592435A (ja) * | 1982-06-29 | 1984-01-09 | Fujitsu Ltd | Ｅｃｌ回路 |
| JPS5925421A (ja) * | 1982-08-03 | 1984-02-09 | Toshiba Corp | 同期式論理回路 |
| US4572967A (en) * | 1982-09-07 | 1986-02-25 | Tektronix, Inc. | Bipolar analog switch |
| US4580066A (en) * | 1984-03-22 | 1986-04-01 | Sperry Corporation | Fast scan/set testable latch using two levels of series gating with two current sources |
| US4641048A (en) * | 1984-08-24 | 1987-02-03 | Tektronix, Inc. | Digital integrated circuit propagation delay time controller |
-
1983
- 1983-12-30 JP JP58247652A patent/JPS60144022A/ja active Granted
-
1984
- 1984-12-31 US US06/687,765 patent/US4719371A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157638A (en) * | 1981-03-23 | 1982-09-29 | Mitsubishi Electric Corp | Phase inversion changeover circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4719371A (en) | 1988-01-12 |
| JPH0352692B2 (ja) | 1991-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3137269B2 (ja) | プロセスモニタ回路及び方法 | |
| US6111447A (en) | Timing circuit that selectively triggers on a rising or falling input signal edge | |
| US3971960A (en) | Flip-flop false output rejection circuit | |
| EP0981200A1 (en) | Synchronous delay circuit | |
| JPS60144022A (ja) | 差動形論理回路 | |
| JP3248926B2 (ja) | 検出回路を含む半導体集積回路 | |
| JPH027530B2 (ja) | ||
| JP2532740B2 (ja) | アドレス遷移検出回路 | |
| JPS60263220A (ja) | クロツク信号発生回路 | |
| US5285117A (en) | Output circuit with output enabling inputs | |
| JPH0133052B2 (ja) | ||
| JPS5810929A (ja) | カウンタ用ゲ−ト回路 | |
| JPS5876955A (ja) | デ−タ処理装置 | |
| JP2749036B2 (ja) | 位相比較回路 | |
| JPH01202916A (ja) | パルス幅調整回路 | |
| JPH0611483Y2 (ja) | パルス信号間引き回路 | |
| JP2563796B2 (ja) | 半導体回路 | |
| JPS5854725A (ja) | 遅延回路 | |
| JPS61265914A (ja) | デユ−テイ比調整回路 | |
| JPS6349933B2 (ja) | ||
| JPS58205230A (ja) | デイジタルタイミング装置 | |
| JP2605894B2 (ja) | トリガ信号発生器 | |
| JPH10269798A (ja) | エラーデータ修正回路 | |
| JPH05182493A (ja) | 記憶装置のチェック回路 | |
| JPH04347925A (ja) | パワーオンリセット回路 |