JPS5876955A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS5876955A JPS5876955A JP17305581A JP17305581A JPS5876955A JP S5876955 A JPS5876955 A JP S5876955A JP 17305581 A JP17305581 A JP 17305581A JP 17305581 A JP17305581 A JP 17305581A JP S5876955 A JPS5876955 A JP S5876955A
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- JP
- Japan
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- signal
- gate
- memory
- output
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理装置に関し、特にプロセッサの待ち
サイクル挿入の制御に好適なデータ処理装置ＫＲする。
サイクル挿入の制御に好適なデータ処理装置ＫＲする。
プロセッサの待ちサイクル（以下、「ウェイトサイクル
」または単Ｉ／ｃ「ウェイト」という、）は、プロセッ
サが読出し家たは書込みの対象としたもの（例えにメモ
リ）の応答時間が遅いため、−寓時間では処理できず、
データ処理が終了するまで待機すべく入れる無効サイク
ルがある。このウェイトサイクルを挿入することにより
、遅い応答時間のメモリ等を使うことが可能になる。
」または単Ｉ／ｃ「ウェイト」という、）は、プロセッ
サが読出し家たは書込みの対象としたもの（例えにメモ
リ）の応答時間が遅いため、−寓時間では処理できず、
データ処理が終了するまで待機すべく入れる無効サイク
ルがある。このウェイトサイクルを挿入することにより
、遅い応答時間のメモリ等を使うことが可能になる。
′ｉａ１図、第２図は上記事惰全より具体的に説明する
ために、ウェイトサイクルの有・無の場合を比較して示
したタイムチャートである。両図において％Ｔｌ〜・Ｔ
３はプロセッサのサイクルを示し、ＴＩが起、Ｔ２が承
、ＴＶが転、Ｔ３が結に相当する。
ために、ウェイトサイクルの有・無の場合を比較して示
したタイムチャートである。両図において％Ｔｌ〜・Ｔ
３はプロセッサのサイクルを示し、ＴＩが起、Ｔ２が承
、ＴＶが転、Ｔ３が結に相当する。
第１図はウェイト炉しの場合を示す。クロック（ＯＬＫ
）信号に対応してＴ１〜Ｔ２〜Ｔ３と動作する。応答（
ＲＤＹ）信号がＴ２で出力されると、プロセッサはＯＬ
Ｋ信号の立上力（す■でこれを検出し次のＴ３へ移る。
）信号に対応してＴ１〜Ｔ２〜Ｔ３と動作する。応答（
ＲＤＹ）信号がＴ２で出力されると、プロセッサはＯＬ
Ｋ信号の立上力（す■でこれを検出し次のＴ３へ移る。
このとき、データ入力はで１３の中間点で確定していな
けれはならない。
けれはならない。
第２図はウェイト有りの場合を示す。Ｔ２の時点■でＲ
ＤＹ信号が出力されていないと、プロセッサはウェイト
サイクルＴＷｉ挿入し、ＴＶの時点■でＲＤＹ信号が出
力されていると次のＴ３へ移る。このとき、データ入力
はＴ３の中間点で確定していなければならないが、ＴＶ
のサイクル分。
ＤＹ信号が出力されていないと、プロセッサはウェイト
サイクルＴＷｉ挿入し、ＴＶの時点■でＲＤＹ信号が出
力されていると次のＴ３へ移る。このとき、データ入力
はＴ３の中間点で確定していなければならないが、ＴＶ
のサイクル分。
だけ確定時間は遅くなっている〇
上述の如く、データ入力の確定が遅い場合、その時間に
応じて、ＴＷｔ−挿入すれば艮い。ところが、従来のＲ
ＤＹ伯号作成方法においては、このようにＴＷｔ−自由
に挿入することは不ｉｚＪ能であった。以下、それを具
体的に説明する。
応じて、ＴＷｔ−挿入すれば艮い。ところが、従来のＲ
ＤＹ伯号作成方法においては、このようにＴＷｔ−自由
に挿入することは不ｉｚＪ能であった。以下、それを具
体的に説明する。
第３図は従来のデータ処理装置におけるＲＤＹ信号作成
回路を示す図、第４図はでのタイムチャートである。１
Ｍ３図において、アリツブ７０ツブ１のＤ入力に＋ｂｖ
が接続され、Ｔ入力にアドレス・ラッチ・イネーブル（
ＡＬＥ）信号が接続されている０該アリツブフロツプｌ
の出力Ａ（１表示）は７リツプ７０ツブ２のＤ人力に１
σＬｘ信号が同Ｔ入力に接続されている。＃Ｃ７リツプ
７０ツブ２の出力（０表示）はＲＤＹ信号となり、かつ
、アリツブ７０ツブｌのＲ入力に接続されているＯ 第３図、第４図において、ＯＬＥ信号に対応しると、７
リツプ７０ツブｌは該ＡＩ、Ｉ信号の立上がりでセット
され、その出力信号人は°°１°′になる。
回路を示す図、第４図はでのタイムチャートである。１
Ｍ３図において、アリツブ７０ツブ１のＤ入力に＋ｂｖ
が接続され、Ｔ入力にアドレス・ラッチ・イネーブル（
ＡＬＥ）信号が接続されている０該アリツブフロツプｌ
の出力Ａ（１表示）は７リツプ７０ツブ２のＤ人力に１
σＬｘ信号が同Ｔ入力に接続されている。＃Ｃ７リツプ
７０ツブ２の出力（０表示）はＲＤＹ信号となり、かつ
、アリツブ７０ツブｌのＲ入力に接続されているＯ 第３図、第４図において、ＯＬＥ信号に対応しると、７
リツプ７０ツブｌは該ＡＩ、Ｉ信号の立上がりでセット
され、その出力信号人は°°１°′になる。
欣いでＴｌのＯＬＫ信号の立上がりで７リツプ７０ツブ
２が°“ｌ”にセラ） （Ｄ入力の前記信号ムは１″で
ある。）されると、その出力であるＲＩ）Ｙ信号は０”
になりフリップフシツブｌをリセットする。フリップフ
ロップｌがリセットされるとその出力信号ＡはＮ ＯＩ
Ｉにぬるので、Ｒ２のｏｘＪＫ信号の立上がりにてフリ
ップ７０ツブ２もリセット」されることになる。このと
き。ブ四セッサはＴ２の中間点■ではＲＤＹｎＩ号全検
出できず、ＴＶを擲入し’ｒｗの中間点■でＲＤＹ信＠
全検出するので次のＴ３へ移る。
２が°“ｌ”にセラ） （Ｄ入力の前記信号ムは１″で
ある。）されると、その出力であるＲＩ）Ｙ信号は０”
になりフリップフシツブｌをリセットする。フリップフ
ロップｌがリセットされるとその出力信号ＡはＮ ＯＩ
Ｉにぬるので、Ｒ２のｏｘＪＫ信号の立上がりにてフリ
ップ７０ツブ２もリセット」されることになる。このと
き。ブ四セッサはＴ２の中間点■ではＲＤＹｎＩ号全検
出できず、ＴＶを擲入し’ｒｗの中間点■でＲＤＹ信＠
全検出するので次のＴ３へ移る。
上述の如く、従来のＲＤＹ信号作成回路は、１・回のウ
ェイトサイクルを挿入できるものである。
ェイトサイクルを挿入できるものである。
しかしながら、この方式では、１律にウェイトサイクル
を挿入するため、早いメモリ全読出す場合でも遅いメモ
リを読出す場合の時間に合わせることになりシステムの
性能を低下させることになる、という問題があった。ま
た、ウェイトサイクルを１サイクル以上挿入できないと
いう間顕もあった＠本発明は上記事情にＯみてなされた
もので、その目的とするところは、従来のデータ処理装
置におけるウェイトサイクル挿入制御方式の上述の如き
問題を解消し、ｌサイクル以上、のウェイトサイクルを
自由に挿入でき、しかもシステムの性能管・低下させる
ことなくデータ処理全行うことが可能なデータ処理装置
ｔ−提供することにある。
を挿入するため、早いメモリ全読出す場合でも遅いメモ
リを読出す場合の時間に合わせることになりシステムの
性能を低下させることになる、という問題があった。ま
た、ウェイトサイクルを１サイクル以上挿入できないと
いう間顕もあった＠本発明は上記事情にＯみてなされた
もので、その目的とするところは、従来のデータ処理装
置におけるウェイトサイクル挿入制御方式の上述の如き
問題を解消し、ｌサイクル以上、のウェイトサイクルを
自由に挿入でき、しかもシステムの性能管・低下させる
ことなくデータ処理全行うことが可能なデータ処理装置
ｔ−提供することにある。
本発明の要点は、＋ｐｌサイクルにて出力されるムＬｌ
ｌ！信号によって、ＲＤＹ信号作［Ｊ７リツプフロツプ
の全てを１嘲リセツトしておき、ｏＬｔ信号によって１
段ずつシフトさせるが、遅いメモリの続出し時には１．
その番地が解読されたｒ１〜！３サイクルは１段ないし
は２段以上遅くなったＲ１）Ｙ信号管発生し、早いメモ
リの場合には、ただちにＩＤＹ信号を発生するようにし
た点にある。
ｌ！信号によって、ＲＤＹ信号作［Ｊ７リツプフロツプ
の全てを１嘲リセツトしておき、ｏＬｔ信号によって１
段ずつシフトさせるが、遅いメモリの続出し時には１．
その番地が解読されたｒ１〜！３サイクルは１段ないし
は２段以上遅くなったＲ１）Ｙ信号管発生し、早いメモ
リの場合には、ただちにＩＤＹ信号を発生するようにし
た点にある。
以下、本発明の実施例１図面に３づいてｆｆｐ＃ｌに説
明する。
明する。
第す図は本発明の一実施例であるＲＤＹｌＡ号作成回路
を示す図、第６図〜第８図はそれぞれウェイトサイクル
が１〜３回の場合のタイムチャートである。第６図にお
いて、７リツプ７田ツブ３のＤ入力に＋δＶが接続され
、そのｌ出カムがフリップ７０ツブ４のＤ入力とアンド
ゲート７に接続されている。また、アリツブ７０ツブ４
の１出カ１が７リツブ７０ツブ６のＤ入力とアンドゲー
ト８に接続され、７リツプフレツプ６の０Ｊｆｉ力０は
オ了ゲー）１０に入力されている。ＯＬＥ信号はフリッ
プ７四ツブ３，４．δのＴ入力に共通に入力されている
。ムＩ＋１信号はインバータ６’を逓しで７リツブ７０
ツブ３９番、δのＲ入力に入力されている。メモリＸの
番地解読信号Ｘ′がアンドゲート７とオアゲート９に接
続され、メモリＹの番地解読信号Ｙ′がアンドゲート８
とオアゲート９に接続され−１た・メモリ２の番地解読
信号２′がオアゲート９に接続されている。アンドゲー
ト７．８とオアゲート９の出力かオアゲート１０に入力
され、その出力１ｆｉＲＤＹ信号となっている。
を示す図、第６図〜第８図はそれぞれウェイトサイクル
が１〜３回の場合のタイムチャートである。第６図にお
いて、７リツプ７田ツブ３のＤ入力に＋δＶが接続され
、そのｌ出カムがフリップ７０ツブ４のＤ入力とアンド
ゲート７に接続されている。また、アリツブ７０ツブ４
の１出カ１が７リツブ７０ツブ６のＤ入力とアンドゲー
ト８に接続され、７リツプフレツプ６の０Ｊｆｉ力０は
オ了ゲー）１０に入力されている。ＯＬＥ信号はフリッ
プ７四ツブ３，４．δのＴ入力に共通に入力されている
。ムＩ＋１信号はインバータ６’を逓しで７リツブ７０
ツブ３９番、δのＲ入力に入力されている。メモリＸの
番地解読信号Ｘ′がアンドゲート７とオアゲート９に接
続され、メモリＹの番地解読信号Ｙ′がアンドゲート８
とオアゲート９に接続され−１た・メモリ２の番地解読
信号２′がオアゲート９に接続されている。アンドゲー
ト７．８とオアゲート９の出力かオアゲート１０に入力
され、その出力１ｆｉＲＤＹ信号となっている。
メモリＸ、＄読出される場合のタイムチャートを第６図
に示した。Ｔ１にてＡＬＩＣ信号が出力されると７リツ
プフロツブ３．４．δがリセットされる。
に示した。Ｔ１にてＡＬＩＣ信号が出力されると７リツ
プフロツブ３．４．δがリセットされる。
同時にメモリｘの解読信号Ｘ′が出力されている。
Ｔ２にてアリツブフロップ３がセットされ、その出カム
が′１”になると、アンドゲート７によりこれと前記信
号Ｘ′とのアンドがとれるのでオアゲート１０に伝えら
れる。オアゲート１０に入力があるとＲＤＹ信号が出力
されるが、プロセッサは該ＩＲＩ）Ｙ信号を検出できず
’Ｉ’Ｗｌ挿入し、ＴＶの中間点でＲＤＹ信号１− ＋
＝出するので次のＴ３へ移る。
が′１”になると、アンドゲート７によりこれと前記信
号Ｘ′とのアンドがとれるのでオアゲート１０に伝えら
れる。オアゲート１０に入力があるとＲＤＹ信号が出力
されるが、プロセッサは該ＩＲＩ）Ｙ信号を検出できず
’Ｉ’Ｗｌ挿入し、ＴＶの中間点でＲＤＹ信号１− ＋
＝出するので次のＴ３へ移る。
すなわち、この場合、１回のウェイトサイクルが挿入さ
れることｋなる。
れることｋなる。
次にメモＩＪ Ｙが読出される場合について第７図によ
り説明する。Ｔ１にてムＬ１信号が出力されると７リツ
プフリツプ３．４．５がリセットされる。
り説明する。Ｔ１にてムＬ１信号が出力されると７リツ
プフリツプ３．４．５がリセットされる。
同時にメモリ！の解読信号Ｙ′が出力されている。
’Ｉ’２にてフリップ７０ツブ３がセットされ、その出
力Ａが′″ｌ”Ｋなるが、ＲＤＹ信号は出力されないの
で、ＴＶが挿入される。ＴＶで７リツプ７０ツブ４がセ
ットされると、その出力Ｂが′１″′になアンドがとれ
るのでオアゲート１０に伝えられる。
力Ａが′″ｌ”Ｋなるが、ＲＤＹ信号は出力されないの
で、ＴＶが挿入される。ＴＶで７リツプ７０ツブ４がセ
ットされると、その出力Ｂが′１″′になアンドがとれ
るのでオアゲート１０に伝えられる。
オアゲー）１０に入力があると前述の如（ＲＤＹ信号が
出力され、該ＲＤＹ信号が次の（第２の）ＴＶの中間点
■で検出されるとプロセッサはウェイトをやめ、Ｔ３へ
と移る。このようにして、２回のウェイトサイクルが挿
入されることになる。
出力され、該ＲＤＹ信号が次の（第２の）ＴＶの中間点
■で検出されるとプロセッサはウェイトをやめ、Ｔ３へ
と移る。このようにして、２回のウェイトサイクルが挿
入されることになる。
同様にして、第８図ではメモＩＪ Ｚの解読信号２′が
出力されるが、Ｙ′は１０”のためアンドゲート８のア
ンドは成立せず、かつ、信号２′がオアゲート・９を通
してオアゲー）１０に伝えられるが、これらアンドゲー
ト８とオアゲート９の出力はともにオアゲー）１００入
力を抑止するように働くので、オアゲート１０は７リツ
プ７０ツブ６の出力ａが入力されるまで待つことになる
。従って１各ＨＤ！検出時点（■、■、■）でのＲＤＹ
信号検出は行われず、３回のウェイトサイクルが挿入さ
れることになる。第３のＴＶの中間点■でＲＤＹ信号信
号用検出るとプロセッサはＴ３に移行する。
出力されるが、Ｙ′は１０”のためアンドゲート８のア
ンドは成立せず、かつ、信号２′がオアゲート・９を通
してオアゲー）１０に伝えられるが、これらアンドゲー
ト８とオアゲート９の出力はともにオアゲー）１００入
力を抑止するように働くので、オアゲート１０は７リツ
プ７０ツブ６の出力ａが入力されるまで待つことになる
。従って１各ＨＤ！検出時点（■、■、■）でのＲＤＹ
信号検出は行われず、３回のウェイトサイクルが挿入さ
れることになる。第３のＴＶの中間点■でＲＤＹ信号信
号用検出るとプロセッサはＴ３に移行する。
上記実施例回路においては、やや遅いメモＶＸに対して
１回のウェイトサイクルを、これより遅いメモリＹに対
して２回のウェイトサイクルを、更に遅いメモリ２に対
しては３回のウェイトサイクルを挿入するようにし、メ
モリＸ、Ｙ、Ｚ以外はウェイト無しとしてシステムの性
能を低下させることなくデータ処理が可能となっている
。
１回のウェイトサイクルを、これより遅いメモリＹに対
して２回のウェイトサイクルを、更に遅いメモリ２に対
しては３回のウェイトサイクルを挿入するようにし、メ
モリＸ、Ｙ、Ｚ以外はウェイト無しとしてシステムの性
能を低下させることなくデータ処理が可能となっている
。
ウェイトサイクルの回数は任意の回数まで増加させるこ
とができるのは明らかである。また、複数の７リツププ
ロツプを組合せるかわりに、シフトレジスタ、リングカ
ウンタ等を用いて回路を構成することが可能なことは言
うまでもない。
とができるのは明らかである。また、複数の７リツププ
ロツプを組合せるかわりに、シフトレジスタ、リングカ
ウンタ等を用いて回路を構成することが可能なことは言
うまでもない。
以上述べた如く、本発明によれば、ＲＤＹ信号の有無に
よりプロセッサのウェイトサイクルの挿入を制御するデ
ータ処理装置において、応答時間の異なるメモリの番地
解読信号を基に勘記ＲＤＹ信号の発生時間の早遅を制御
するデータ確定制御部を設けて、メモリの応答時間の早
遅に従ってプロセッサのウェイトサイクルの挿入回数を
制御するようにしたので、ウェイト回数を自由に増すこ
とができる。また、応答の遅いメモリを用いるときのみ
ウェイトサイクルを挿入するので早いメモリは早く処理
することができ、システムの仲能を低下”させないとい
う顕著な効果を奏する。
よりプロセッサのウェイトサイクルの挿入を制御するデ
ータ処理装置において、応答時間の異なるメモリの番地
解読信号を基に勘記ＲＤＹ信号の発生時間の早遅を制御
するデータ確定制御部を設けて、メモリの応答時間の早
遅に従ってプロセッサのウェイトサイクルの挿入回数を
制御するようにしたので、ウェイト回数を自由に増すこ
とができる。また、応答の遅いメモリを用いるときのみ
ウェイトサイクルを挿入するので早いメモリは早く処理
することができ、システムの仲能を低下”させないとい
う顕著な効果を奏する。
第１図はウェイト無しのタイムチャート、第２図はウェ
イト有りのタイムチャート、第３図は従来技術の回路図
、第４図はそのタイムチャート、第５図は本発明の一実
施例を示す回路図、第６図〜第８図はそれぞれウェイト
１〜３回のタイムチャートである。 １〜６：７リツプフロツプ、６：インバータ、７．８：
アンドゲート、９．１０！オアゲート。 特許出願人 株式金社 日立製作所 第３図 第４図 第５図 第６図 ＯＬＫ 第７図
イト有りのタイムチャート、第３図は従来技術の回路図
、第４図はそのタイムチャート、第５図は本発明の一実
施例を示す回路図、第６図〜第８図はそれぞれウェイト
１〜３回のタイムチャートである。 １〜６：７リツプフロツプ、６：インバータ、７．８：
アンドゲート、９．１０！オアゲート。 特許出願人 株式金社 日立製作所 第３図 第４図 第５図 第６図 ＯＬＫ 第７図
Claims (1)
- データ確定を示す信号の有無によりプロセッサの待ちサ
イクルの挿入を制御するデータ処理装置において、応答
時間の異なるメモリの番地解読信号を基に前記データ確
定全示す信号の発生時機の早遅を制御するデータ確定制
御部を設け、メモリの応答時間の早遅に従ってプロセッ
サの待ちサイクルの挿入回数を制御するようにしたこと
を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17305581A JPS5876955A (ja) | 1981-10-30 | 1981-10-30 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17305581A JPS5876955A (ja) | 1981-10-30 | 1981-10-30 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5876955A true JPS5876955A (ja) | 1983-05-10 |
Family
ID=15953374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17305581A Pending JPS5876955A (ja) | 1981-10-30 | 1981-10-30 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5876955A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60129866A (ja) * | 1983-12-19 | 1985-07-11 | Fujitsu Ltd | 処理装置の制御方式 |
| JPS60138662A (ja) * | 1983-12-27 | 1985-07-23 | Fujitsu Ltd | 処理装置の制御方式 |
| JPS63163541U (ja) * | 1987-04-10 | 1988-10-25 | ||
| JPH06180647A (ja) * | 1992-10-01 | 1994-06-28 | Hudson Soft Co Ltd | バス転送速度調整機能付き中央処理装置 |
-
1981
- 1981-10-30 JP JP17305581A patent/JPS5876955A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60129866A (ja) * | 1983-12-19 | 1985-07-11 | Fujitsu Ltd | 処理装置の制御方式 |
| JPS60138662A (ja) * | 1983-12-27 | 1985-07-23 | Fujitsu Ltd | 処理装置の制御方式 |
| JPS63163541U (ja) * | 1987-04-10 | 1988-10-25 | ||
| JPH06180647A (ja) * | 1992-10-01 | 1994-06-28 | Hudson Soft Co Ltd | バス転送速度調整機能付き中央処理装置 |
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