JPS60167019A - Ｌｓｉの入出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はＬＳＩの入出力回路に係り、特に高速のメモリ
アクセスに好適な入出力回路に関する。

〔発明の背景〕

従来のＬＳＩは、外部回路の負荷容量の軽重にかかわら
ず一つのタイミング関係で入出カシ−ケンスを行なって
いたので、負荷容量の軽い場合に生じるタイミング関係
の余裕を利用できない欠点があった。

〔発明の目的〕

本発明の目的は、外部回路の負荷容量の大きさに応じて
、ドライバ回路に生じた余裕をアクセスシーケンスのタ
イミング関係を変更することで吸収するＬＳＩの入出力
回路を提供することにある。

〔発明の概要〕

メモリアクセスシーケンスのタイミング関係を変更する
制御信号に応答して外部回路の負荷の大きさに応じたタ
イミング関係を上記制御信号により選択する回路を設け
た。

〔発明の実施例〕

以下実施例に基づき本発明を説明する。

まずクロック同期のＬＳＩに対する本発明の実施例を第
１．２．３図を用いて説明する。

第１図はＬＳＩと外部回路との関係を示している。Ｌ　
Ｓ　Ｉ　２０００はＣＬＯＣＫ２８００に同期して動作
している。入出力制御２７００はＬ　Ｓ　Ｉ　２０００
が外部バスと信号のやりとりを行なう際、インターフェ
ース信号のタイミング関係、シーケンスを制御している
。

ここでは信号１　：　２９００と信号２　：　２９０２
が外部回路とのインターフェース信号であるが、信号１
：２９００はデータであり、信号２　：　２９０２はデ
ータが有効か否かを示すストローブ信号である。５ＴＡ
ＲＴ信号２８０２は入出力制御２７００に対し、外部バ
スとの信号のやりとりを開始することを指令する信号で
ある。、Ｃ０ＮＴ侶号２８０４は入出力制御２７００の
行なうシーケンスのタイミング関係を制御する信号であ
り、Ｃ０ＮＴ信号２８０４がハイレベルの時、速いシー
ケンスローレベルの時遅いシーケンスを行なう。（速い
シーケンス　遅いシーケンスについては後述）ここでア
サート、ネゲート、ハイインピーダンスの各用語につい
て説明する。信号がハイレベルの時意味を持つ信号をア
クティブハイ、ローレベルの時意味を持つ信号をアクテ
ィブローと言う。

これらを混合して用いる時混乱することを避けるために
、電圧のハイ、ローの如何にかかわらずアサートとは、
信号がアクイテブか真（ＴＲＵＥ）であることを示す。

ネゲートとは信号がインアクイテブ（休止状態）か偽（
ＦＡＬＳＥ　）であることを示す。

ハイインピーダンス状態とは、例えばデータバスの様に
信号値がハイレベルでもローレベルでも意味を持つ信号
（例えばアドレスバス）の場合の信号のネゲート状態で
ありＬＳＩは信号のハイにもローにも駆動していない状
態である。

さて、信号２　：　２９０２は、信号１　：　２９００
のストローブ信号であり、信号１　：　２９００の情報
が有効であることを示す。従って、信号１　：　２９０
０の信号値は信号２　：　２９０２がアサートされるま
でに確立している必要がある。ところが外部バス上に信
号１を確定させるのに要する時間は、外部回路の負荷容
量により大きく異なる。それを第２図のタイミングチャ
ートを用いて示す。

ＣＬＯＣＫはタイミング信号であり、一定時間間隔ごと
にハイレベルのパネルとなる。人出力制御に５ＴＡＲＴ
信号が入力するとシーケンスが始まる。

第２図（ａ）は外バスの負荷の重い場合である。

信号ｌがＴ１のタイミングで、アサートされ始めＴ、の
前までには確定する。Ｔ９のタイミングで信号２がアサ
ートされ始める。信号１と信号２が順に外バス上に確定
するために信号の保障関係は保たれる。

次に外バス負荷が軽く、第２図（ａ）と同様のタイミン
グ関係でシーケンスを行なった場合のタイミングチャー
トが第２図（ｂ）である。ＴＩ２のタイミングでは既に
信号が確定している。信号２は第２＠　（ａ）と同様に
Ｔ！ｌのタイミングでアサートされる。従ってＴ２がら
Ｔ３の区間は信号は確定しているのにストローブ信号の
アサ−１・されない言わば無駄時間となる。この時間を
節約する目的でＣ０ＮＴ信号を２８０４をアサートする
と信号２：２９０２はＴＩ２のタイミングでアサートさ
れる様変更される。第２図（ｃ）はこの場合のタイミン
グチャートを示している。

第２図はこの機能を実現するたるの入出力制御２７００
の内部構成を示している。　４２００，４２０２，４２
０４゜４２０６はディレィフリップフロップ（Ｄ　Ｆ　
Ｆ）である。ＤＦＦはＣ０ＮＴ２８０４が入ると久方値
を出力側に伝える働きをする。　４１５０．４１５２は
バスドライバーでありＬＳＩ内部の小さな負荷を駆動で
きる低駆動能力の信号を、外バス負荷を駆動できる高駆
動能力の信号へ変換する働きを持つ。４１５０のタイプ
はインバーテイングタイプ。４１５２のタイプは上から
の入力がハイの時のみ出方を生じ、ローの時はハイイン
ピーダンス状態となる。ラッチ４２２ｏはデータの値の
保持を行なう、　Ｃ０ＮＴ２８０４がローレベルの場合
（遅いシーケンスの場合）について説明する。５ＴＡＲ
Ｔ信号２８ｏ２がハイレベルで入力するとＤ−ＦＦはハ
イレベル信号をクロックごとに伝播していく。この結果
外バス出方は第１図（ａ）、（ｂ）のタイミングで出方
される。次にＣ０ＮＴ信号２８ｏ４がハイレベルの場合
（速いシーケンスの場合）について説明する。この時、
第１図（ｃ）のタイミングシーケンスとなる。

次にマシンサイクルを持つクロック同期のＬＳＩが外バ
スとデータのハンドシェイクを行なう場合について述べ
る。重い負荷の場合は３ＭＣ（ｍａｃｈｉｎｅ　ｃｙｃ
ｌｅの頭文字）必要なバスシーケンスである。しかし軽
い負荷の場合はＣ０ＮＴ信号をアサートすることにより
２ＭＧでシーケンスが終了する。

第４図は入出力制御５７００のインタフェースを示して
いる。Ｌ　Ｓ　Ｉ　５０００とＭ　Ｍ　Ｕ３００２とは
Ａｄｄｒ５９００ＡＳ（Ａｄｄｒ、Ｓｔ、ｒｏｂｅ）５
９０２　Ｄａｔａ５９０４　ＤＴＡＣＫ（ＤａｔａＡｃ
ｋｎｏｔｌｇｅ）　５９０６によりデータの受渡しを行
なう。

ここではリードサイクルについて述べる。

まず外パスシーケンスについて述べる。ＬＳＩ５０００
はまずＭ　Ｍ　Ｕ３００２に対しＡｄｄｒ５９００を送
るそして、Ａｄｄｒ５９００が確定した後ＡＳ　５９０
２をアサ−１〜し、Ａｄｄｒ５９００が有効であること
を示す。これに対しＭ　Ｍ　Ｕ３００２はＤａｔａ５９
０４をＬ　Ｓ　Ｉ　５０００に対し送出し、Ｄａｔａ５
９０４が確定した後、ＤＴＡＣＫ５９０６をアサートす
る。これによりＭ　Ｍ　Ｕ３００２はＬ　Ｓ　Ｉ　５０
００に対しＤａｔａ５９０４が有効であることを示すと
ともにＬ　Ｓ　Ｔ　５０００はデータ５９０４を受けと
リシーケンスを終了させる。

次に内部インターフェースについて述べる。入出力制御
５７００はＬ　Ｓ　Ｉ　５０００内の他のブロックより
Ａｄｄｒ５８０２と５ＴＡＲＴ信号５８０４を受とリシ
ーケンスを開始する。シーケンスが終了すると入出力制
御５７００はＥＮＤ信号５８０６とＤａｔａ５８０８を
他のブロックに送り入出力動作を終了する。

第５図はパスシーケンスのタイミングチャートである。

　ＣＬＯＣＫはφ□〜φ４の４本のクロックより成り立
っている。φ、からφ４まで一定のタイミングをおいて
クロックパルスが立ち、又φ、に返る。ここでリードサ
イクルが始まってからの最初のマシンサイクルからＳ、
、Ｓｌ、Ｓ２と呼ぶことにする。又φ□〜φ４のクロッ
クタイミングのパルスをＴｉ〜Ｔ４とよぶこととし、ｓ
、−丁！Ｉ等の書式で時刻を示す。

さて、第５図（ａ）は遅いシーケンスを示している。５
ＴＡＲＴがハイレベルになると、シーケンスが開始され
る。外バス上に信号値が確定するまでの時間は２クロツ
ク区間必要である。Ｄａｔａの読み出しにも２クロツク
区間必要とする。従って全シーケンスを行なうには３Ｍ
Ｃ必要となる。

ＡＣＫＧＡＴＥは非同期パスシーケンス外バスがらのＤ
ＴＡＣＫを内部へ取り込んでも良いタイミングを作って
いる。

第５図（ｂ）は速いシーケンスを示している６外バス上
ｂｅ信号値が確定するまでの時間は１クロツク区間で十
分である。　Ｄａｔａの読み出しには（ａ）と同様に２
クロツク区間とれるとする。従って全シーケンスを行な
うのに２ＭＣ必要となる。

（ａ）と（ｂ）はＣ０ＮＴ信号で、入出力制御のシーケ
ンス回路を制御することにより、使い分けられる。

第６図は入出力制御５７００の内部構成を示したもので
ある。Ｓ　Ｅ　Ｌ５２３０，５２３２．５２３４は選択
回路であり、Ｃ０ＮＴ信号５９０８がハイレベルになる
とＦ偏入力をローレベルになるとＳ側入力を選択し出力
する。

５ｙｎｃ７２４０，７２４２は非同期外部信号の同期取
り込み信号である。取り込みタイミングはクロック入力
により決まる。ラッチ７２２０．７２２２はアドレス情
報等を保持する役目をする。７２００，７２０２，７２
０４，７２０６゜７２０ｇ、７２１０，７２１２，７２
１４はＤＦＦである。

次に入出力制御５７００の動作について述べる。

５ＴＡＲＴ信号５８０４がハイレベルで入力するとＤＦ
Ｆ列７２００から７２１４が１クロツクごとにハイレベ
ルを出力していく、そのｌクロックごとずれた信号値を
組合せて、Ａｄｄｒ５９００．Ａｓ、５９０２　ＴＡＣ
ＫＧＡＴＥ７４５０、７４５２を作る。　ＡＣＫＧＡＴ
Ｒ７４５０，７４５２４ｍ同期化されたＤＴＡＣＫ信号
７４５４．７４５６とＡＮＤをとった信号が５ＴＯＰ信
号７４６０．７４５８テある。ＡＣＫＧＡＴＥ信号７４
５０　。

７４５２は、毎マシンサイクル外部から取り込まれる可
能性のある狛Ｔ詠信号５９ｏ６を必要なワンショットの
パルスにする為のものである。５ＴＯＰ信号７４６０゜
７４５８は選択回路７２３ｏで選択出力されＥＮＤ信号
５８０Ｇとなる。ＥＮＤ信号は入力したＤａｔａ５９０
４をラッチ７２２２に取り込む働きとＤＦＦ列に対しロ
ーレベル信号を１クロツクごとに伝搬させるその起動を
かける働きと、内部の他のブロックに対し入出カシ−ケ
ンスが終了することを通知する働きを持つ。クロック列
の出力信号の組合せ方を変えること、により速いシーケ
ンス、遅いシーケンスのシーケンスのタイミング関係を
作り、それをＣ０ＮＴ信号５９０８で選択している。

第７図（ａ）は、Ｃ０ＮＴ信号がローレベルの時の第６
図の抜き出し、（ｂ）はＣ０ＮＴ信号がハイレベルの時
のそれである。

次に、Ｌ　Ｓ−Ｔ内部にＣ０ＮＴ信号を生成する機能を
持ちしかもそれがＡｄｄｒの値に応じて制御できる場合
について述べる。

第８図は構成図である。Ｌ　Ｓ　Ｉ　９０００は内部に
入出力制御５７００と判別回路９７００を持つ。判別回
路９７００はＡｄｄｒ９８０２の値に応じてＣ０ＮＴ信
号９９０８を制御する働きをもつ。又Ｌ　Ｓ　Ｉ　９０
００は外部回路にＭＭＵＩ：　９００４とＭＭＵ２　：
　９００６とＤＴＡＣＫ制御９００２を持つ。

ＭＭＵＩ　：　９００４．ＷＨＯ：　９００６はメモリ
ユニットであり、Ａｄｄｒ９９００に応じたＤａｔａ９
９０４を出力する働きをする。

ただしＭＭｔｌｌ　：　９００４は２ＭＣモードの負荷
として扱えるのに対し、ＭＭＵ２　：　９００６は３Ｍ
Ｃモードの負荷がついているとする。ＤＴＡＣＫ制御９
００２はＡｄｄｒ９９００に応じてＤＴＡＣＫ９９０６
をＬ　Ｓ　Ｉ　９０００に送り出すタイミングを変えて
いる。この制御が判別回路９７００の判断と一致するの
でＬ　Ｓ　Ｉ　９０００はＡｄｄｒ９９００に応じて無
駄のないメモリアクセスをすることができる。

〔発明の効果〕

本発明によれば、外部回路の負荷容量の大きさに応じて
入出カシ−ケンスのタイミング関係を変更できるので、
負荷容量の軽いシステムを構成した場合入出カシ−ケン
スを速く行なうことができる。このためメモリのアクセ
ス時間が短くて済みデータスループットが向上する。

制御信号により、複数のメモリアクセスシーケンスを選
択できるので、シーケンス毎にチップを造ることに比べ
設計工数が少なくて済む。又ユーザも、バスの負荷に応
じてシーケンスのタイミング間隔を変更できるので設計
変更が容易である。

又、バスの負荷を変えた一メモリをアクセスする済それ
ぞれに適したシーケンスを行なえば良い。

以上の処理は、ソフトウェア命令によって行なわれても
同様の効果をあげる。

【図面の簡単な説明】

第１図はクロック同期のＬＳＩのブロック図、第２図は
゛そのタイミング図、第３図はその内部回路図、第４図
はマシンサイクルを持つクロック同期ＬＳＩのブロック
図、第５図はそのタイミング図、第６，７図はその内部
回路図、第８図は本発ｖｉｌ　邑 １２図 （α） （ｂ） （乙う イ蕗号ｌ イ畠号２ 第　５　図 （艮） （ｂ） ｒｏｐ

Claims (1)

【特許請求の範囲】
1. １、ＬＳＩの出力信号としてデータ山号とストローブ信
   号を持つＬＳＩにおいてシーケンスのタイミング関係を
   指定する制御信号の値に応答して該出力信号を出力する
   タイミングを異なる外