SU1501156A1 - Устройство дл управлени динамической пам тью - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в полупроводниковых запоминающих устройствах динамического типа. Целью изобретени   вл етс  повышение быстродействи  устройства. Устройство содержит регистр адреса, мультиплексор, регистр данных, первый и второй генераторы, первый и второй сдвигатели, преобразователь, дешифратор, блок подсинхронизации, арбитр. Цель изобретени  достигаетс  более полным использованием дл  выполнени  циклов регенерации пауз между циклами обращени  к пам ти за счет подсинхронизации запросов на регенерацию сигналам, вырабатываемым при выполнении цикла обращени . При этом, если така  подсинхронизаци  имеет место, цикл регенерации всегда начинаетс  сразу вслед за циклом обращени , т.е. в паузе между циклами обращени . 10 ил.

Description

Изобретение относитс  к вычислительной технике и может быть исполь- «зовано в полупроводниковых запоминающих устройствах динамического ти-

па.

Цель изобретени  - повьшение быстродействи  устройства.

Па фиг. 1 представлена функциональна  схема устройства дп  управлени  динамической пам тью; на фиг. 2 схема мультиплексоров; на фиг. 3 - схема первого генератора; на фиг. 4 - схема второго генератора; на фиг. 5 - схема арбитра; на фиг. 6 - схема преобразовател ; на фиг. 7 - схема дешифратора; на

фиг. 8 - схема первого сдвигател ; на фиг. 9 - схема второго сдвигате- л ; на фиго 10 - схема блока подсин- хронизации.

Устройство (фиг. 1) содержит регистр 1 адреса, мультиплексор 2, информационные выходы 3, регистр 4 данных , первый генератор 5, арбитр 6, блок 7 управлени , дешифратор .8, блок 9 подсинхронизации, первый сдви- гатель ТО, второй сдвигатель 11, второй генератор 12, выход 13 неготовности , входы обращени  14.1 и записи 14.2, адресные входы 15, на фиг. 1 .также показан блок пам ти.16 с информационными входами 17.

СП

о

ел

05

Мультиплексор 2 (фиг, 2) содержит формирователи сигналов 18-23.

Первый генератор 5 (фиг, 3) содержит инверторы 2.4 и 25, конденсаторы 26 и 27, резонатор 28, резистор 29,

Второй генератор 12 (фиг, 4) содержит триггер Шмитта 30, инвертор 31, конденсатор 32, регистр 33.

Арбитр 6 (фиг. 5) содержит эле- менты И-НЕ 34-37, НЕ 38, 39, И-ИЛИ 4

Преобразователь (фиг, 6) содержит элементы И 41, НЕ 42, ИЛИ 43, И-НЕ 44, НЕ 45-47,

Дешифратор 8 (фиг, 7) содержит деишфратор 48, формирователи сигналов 49 и 50,

Первый сдвигатель 10 (фиг, 8) содержит р,егистры 51 и 52,

Блок 9 подсинхронизации (фиг, 10) содержит элементы И-НЕ 53 и 54, НЕ 55 и 56, триггеры 57 и 58,

Блок 16 пам ти содержит динамические элементы пам ти, требзпопще выполнени  периодической регенерации. По- этому устройство имеет следующие режимы работы: обмен и регенераци ,

В режиме обмена внешний сигнал Обращение поступает на вход 14,1 и далее на первый сдвигатель 10, ко- торый выполн ет синхронизацию этого сигнала. После этого сигнал синхронного признака обращени  с регистра 51 поступает на вход арбитра 6, Арбитр 6.определ ет режим работы и вы- дает сигналы: Режим обмена (с элемента 40), Запуск первого сдвига- тел  (с элемента 37), Зан то (с элемента 36) после чего сдвигатель 10 вырабатьшает временную ди- аграмму работы устройства, а преобразователь 7.вырабатьшает управл -. 1 цие сигналы Строб адреса столбца (на элементе 43) и Выбор посылки адреса (на элементе 44), поступа- ющие на мультиплексор 2, Код операции (на элементе 42), поступающий «а блок 16 пам ти и Ответ (на элементе 41), поступающий на выход 3.

Адрес поступает с входов 15 в регистр 1, а затем на мультиплексор 2. I

Дешифратор 8 выдает Строб адреса строки на выбранные микросхемы па- м ти,

Мульт1тлексор 2 выдает две посылки адреса и Строб адреса столбца в блок 16 пам ти.

В зависимости от состо ни  входа 14,2 Запись устройства выполн ет запись или чтение,

В режиме регенерации устройство работает следующим образом.

Второй генератор 12 вырабатьшает короткие отрицательные импульсы с частотой регенерации и вьщает их в блок 9 подсинхронизации. Элемент 54 формирует положительньш фронт по отрицательному сигналу Зан то на элементе 36, затем триггер 58 выдает сигнал Запрос регенерации (низкий уровень) на второй сдвигатель111 и триггер 57 блока 9, Триггер 57 устанавливаетс  в О и предотвращает повторную выдачу запроса на регенерацию с приходом очередного сигнала Зан то, В конце импульса с генератора 12 триггер 57 устанавливаетс  в 1 по 8 -входу, возвраща сь таким образом в исходное состо ние,

В случае длительного отсутстви  обращени  к пам ти, на выходе 36 - высокий уровень, элемент 54 формирует положительный фронт после окончат ни  импульса с генератора 12, затем триггер 58 выдает Запрос регенерации на второй сдвигатель, а триггер 57 устанавливаетс  в 8 -вхо- ду, подготавлива  тем самым прием 1 очередного сигнала с генератора 12. Нулевой триггер сдвигател  11 выполн ет синхронизацию запроса регенерации . Затем арбитр 6 вьшолн ет арбитраж запросов и выдает сигнал Режим регенерации на сдвигатель 11, который формирует временную диаграмму цикла регенерации и дает сигнал Сброс на триггер 58. Преобразователь выдает сигнал Выбор посылки (с элемента 44) в мультиплексор 2.

Дешифратор 8 выдает стробы адреса строки с элемента 50 в блок 16 пам ти.

Мультиплексор 2 выдает строб адреса столбца (с элемента 20) в блок 16 пам ти,

Таким образом, предлагаемое устройство позвол ет уменьшить веро тность асинхронного по влени  запроса регенерации по отношению к сигналам обращени  за счет подсинхронизаили, что сокращает св занные с этим потери времени и обеспечивает большую прозрачность устройства дл  обращений со стороны интерфейса.

Claims (1)

1. Формула изобретени

   Устройство дл  управлени  динамической пам тью, содержащее мультиплексор , выходы которого  вл ютс  адресными выходами устройства, регистр данных, информационные входы и выходы которого  вл ютс  соответственно информационными входами и выходами устройства, преобразователь первый генератор, арбитр, дешифратор , отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него введены второй генератор, блок подсинхрони- эации, первый и второй сдвигатели, , регистр адреса, причем первый выход второго сдвигател  .соединен с первым входом арбитра, второй выход второго сдвигател  подключен к старшим разр дам информационных входов первой группы мультиплексора, младшие разр ды информационных входов первой и второй групп которого соединены с выходами первой группы регистра адреса, информационные входы которого  вл ютс  адресными входами устройства, а выходы второй группы подключены к информационным входам первой группы дешифратора, информационные входа второй группы которого соединены с вторым входом арбитра и с третьим выходом второго сдвига- тел , четвертый и п тый выходы которого подключены соответственно к первому входу блока подсинхронизации и к третьему входу арбитра, входы с четвертого по восьмой которого соединены соответственно с вторым, третьим, четвертым, п тым и седьмым выходами первого Сдвигател , п тый.

   шестой и седьмой выходы которого подключены соответственно к первому, второму и третьему входам преобразовател , первый и второй выходы которого  вл ютс  соотве.тственно выходами неготовности и записи устройства, третий выход преобразовател  соединен со старшими разр дами информадионных входов второй группы мультиплексора , управл ющий вход которого подключен к четвертому выходу преобразовател , четвертый и п тый входы которого соединены соответственно с

   nepBbJM выходом арбитра и первым выходом первого сдвигател , первый и третий информационные входы которого подключены соответственно к первому и второму выходам арбитра, тре-

   тий выход которого соединен с установочным входом первого сдвигател , синхровход которого подключен к выходу первого генератора и к синхро- 1ВХОДУ второго сдвигател , первый и

   второй информационные входы которого соединены соответственно с выходом блока подсинхронизации и с четвертым выходом арбитра, первый выход которого подключен к второму входу блока подсинхронизации и к входу вы

   35

   40

   борки дешифратора, выходы которого  вл ютс  выходами выборки устройства , седьмой выход первого сдвигател  соединен с синхровходом регистра данных, третий вход блока подсинхро- низации подключен к выходу второго генератора, шестой вход преобразовател   вл етс  входом записи устройства , второй информационньй вход первого сдвигател  соединен с синхровходом регистра адреса и  вл етс  входом обращени  устройства.

   Г// С7

   /3 NOfS

   Фие.7