JPH01269150A - バッファリング装置 - Google Patents

バッファリング装置

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JPH01269150A
JPH01269150A JP63097891A JP9789188A JPH01269150A JP H01269150 A JPH01269150 A JP H01269150A JP 63097891 A JP63097891 A JP 63097891A JP 9789188 A JP9789188 A JP 9789188A JP H01269150 A JPH01269150 A JP H01269150A
Authority
JP
Japan
Prior art keywords
data
buffers
buffer
capacity
processing device
Prior art date
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Pending
Application number
JP63097891A
Other languages
English (en)
Inventor
Masao Nakagaki
中垣 正夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
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Filing date
Publication date
Application filed by NEC Engineering Ltd filed Critical NEC Engineering Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮五九量 本発明はバッファリング装置に関し、特に互いにデータ
転送速度が異なりかつ非同期の転送クロックを使用する
データ処理装置相互間に設けられ、データのバッファリ
ング動作を行うバッファリング装置に関する。
葭米肱韮 従来、この種のバッファリング装置では、1つのバッフ
ァを2つの異なる転送クロックで直接アクセスすること
はできないために、2ツのバッファを設け、1つのバッ
ファに対してデータ送出側のデータ処理装置の転送クロ
ックを使用してデータを取込む動作を行わせ、他のバッ
ファに対してデータ受取側のデータ処理装置の転送クロ
ックを使用してデータを送出する動作を行わせている。
そして、データ取込み側のバッファがビジー状態(異称
状B)となり、データ送出側のバッファがエンプティ状
態(空状態)となった時点で夫々のバッファの動作を交
代するようになっている。
この場合の各バッファの動作を第2図<a)〜(c)に
夫々示しており、バッファAがデータ書込み動作時には
バッファBはデータ送出動作を行っている。バッファA
、Bの全容量にデータが書込まれる時間t、は、データ
送出側データ処理装置の転送速度に対応した時間であり
、バッファA。
Bの全容量からデータが読出される時間t2は、データ
受取側データ処理装置の転送速度に対応した時間である
0本例では、t、>tzとしており、すなわち、データ
受取側のデータ処理装置の転送速度が速いものとして示
している。
なお、t3及びt、はバッファリング装置内部の動作の
切替を必要とする遅延時間であり、バッファのビジー状
態及びエンプティ状態を制御回路が夫々認識する時間で
ある。
第2図(a)は最適動作時のタイムチャートであり、 t+ −tz +tj+t4 ・・・・・・(1)なる
関係を満足する如くバッファA、Bの容量がaXに設定
されていれば、データ転送速度が速い方のデータ処理装
置側はデータ受取りを待つ時間がなく無駄がないことに
なる。
しかしながら、第2図(b)に示す様に、t+ >tz
 +ts + t<  ・・・・・・(2)なる関係と
なる如くバッファA、Bの容量が過大に設定されていれ
ば、データ転送速度が速い方のデータ処理装置側のデー
タ受取り動作が早く終了じてしまい、図中のTで示す時
間だけ待たされるという無駄が生じる。
これ等両者の例では、共にみかけ上はデータ転送速度が
遅い方の速!(1+に対応)でデータ転送が行われるこ
とになるが、第2図<c)に示す様に、 t+ <tz +ts +t4 ・・・・・・(3)な
る関係を満足する如く、バッフrA、Bの容量が過小に
設定されていれば、遅い方のデータ処理装置の転送速度
よりも更に遅い転送速度でデータ転送が行われることに
なってしまう。
以上の例から判る様に、接続されるデータ処理装置が定
まれば、(1)式に示した様にそれに合せて最適のバッ
ファ容量が設定されて、データ転送効率が最良となるよ
うになされるのである。
しかしながら、上述した従来のバッファリング装置にお
いては、1つのシステムではバッファ容量がそれに最適
とされた1つの容量に固定されてしまうので、複数種類
のデータ処理装置に対して汎用的に用いる場合、バッフ
ァ容量は使用されるデータ処理装置の組合せのうち最大
のバッファ容量を必要とするものに合せて構成されるこ
とになる。従って上記組合せ以外では最適バッファ容量
とはならず、全てが第2図(b)の状態となり、(2)
式の関係となってデータ転送時間に無駄(T)が生じて
効率が悪いという欠点がある。
i肌立旦煎 そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、如
何なるデータ転送速度を有するデータ処理装置の組合わ
せに対してもデータ転送を効率良く行うことが可能なバ
ッファリング装置を提供することにある。
え旦立璽羞 本発明によれば、外部に対するデータ転送速度が互いに
異なる第1及び第2のデータ処理装置の間に設けられ、
前記第1のデータ処理装置の転送クロックを用いてこの
第1のデータ処理装でからのデータを取込む動作と、前
記第2のデータ処理装置の転送クロックを用いてこの第
2のデータ処理装置へデータを送出する動作とを交互に
行う第1及び第2のバッファを有するバッファリング装
置であって、前記第1及び第2のデータ処理装置のデー
タ転送速度のうち遅い方の速度に応じて定まる前記第1
及び第2のバッファの使用すべき容量を設定自在な容量
設定手段と、この設定された容量値と前記第1及び第2
のバッファのアドレスポインタの値とを比較して前記バ
ッファ各々のビジー状態及びエンプティ状態を夫々検出
する検出手段と、前記バッファの一方のビジー状態及び
他方のバッファのエンプティ状態が共に検出されたとき
に、前記第1及び第2のバッファのデータ取込み動作及
びデータ送出動作を互いに切替える制御手段とを含むこ
とを特徴とするバッファリング装置が得られる。
K1盟 以下、本発明の実施例について図面を用いて説明する。
第1図は本発明の実施例のブロック図である。
バッファリング装置2は信号線101によってデータ処
理装置1に接続され、信号線201によってデータ処理
装置3に接続されている。
データ処理装置1からの転送データは書込データレジス
タ11を介して第1のバッファ20若しくは第2のバッ
ファ21へ書込まれる。この書込みは書込ポインタ13
により制御される。また、これ等両バッファ20.21
からの読出しデータは選択器26により択一的に続出デ
ータレジスタ27へ導出され、データ処理、装置3へ送
出される。
このデータ読出しは読出ポインタ12により制御される
容量レジスタ14には、接続されるデータ処理装置に最
適なバッファ20.21の容量値が書込まれるものであ
り、第2図(a)に示した如く遅い方のデータ転送速度
に対応したバッファへのデータ書込時間t1が(1)式
の関係を満足する様な、バッファ容量に設定される。
比較器18.19はこの容量レジスタ14の値と読出ポ
インタ12及び書込ポインタ13との各個とを夫々比較
して、バッファのビジー状態及びエンプティ状態を検出
する。これ等検出出力はバッファ切替回路24へ入力さ
れ、バッファ20゜21の動作切替え制御がなされるの
である。制御回路10は各ポインタ12.13、容量レ
ジスタ14、選択器15〜17,26、ゲート22.2
3.25等を制御するものである。
次に動作について説明する。イニシャライズ時及び新し
いデータ処理装置が接続された場合、制御回路10は容
量レジスタ14に現在接続されているデータ処理装置に
I&適なバッファ容量の値を書込む、初期状態としてバ
ッファ20のアドレスは書込ポインタ13が選択器15
によって選択され、バッファ21のアドレスは続出ポイ
ンタ12が選択器16によって選択され、続出データレ
ジスタ27の入力はバッファ21のデータ出力が選択器
26によって選択されている。
ライトパルスをゲートするアンドゲート22゜25はア
ンドゲート25の方が開いている。これらの選択信号は
バッファ切替回路24によって制御されている。また、
選択器17は通常容量レジスタ14を選択している。
データ書込動作としては、データ処理装置1から送られ
てきたデータを書込データレジスタ11に取込み、書込
ポインタ13の示すバッファ20のワードに制御回it
oからのライトパルス111によって書込まれ、書込ポ
インタ13がカウントアツプされる。これらの動作はデ
ータ処理装置1の転送クロックに同期して行なわれ、バ
ッファ20が満杯となるか転送が終了するまで繰返され
る。
バッファ20が満杯となるとバッファ21の空状態と共
にバッファ切替回路24によって認識され、上記初期状
態の選択が選択器17を除いて反転され、バッファ21
について上記書込み動作が行なわれる。
バッファの満杯状態は比較器19によって書込ポインタ
13と容量レジスタ14の値の一致によって検出される
。またバッファの空状態は比較器18によって読出ポイ
ンタ12と容量レジスタ14の値の一致によって検出さ
れる。但し、書込みの転送がバッファ容量に満たない所
で終了した場合は、選択器17が書込ポインタ13を選
択し、続出ポインタ12と書込ポインタ13の値の一致
によって検出される。
データ読出動作としては、上記バッファ切替回、路24
によって選択が反転された時に開始される。
まず読出ポインタ12の示すバッファ20のワードデー
タを読出しデータレジスタ27に取込みデータ処理装置
3に送出し、読出ポインタ12をカウドアップする。こ
れらの動作はデータ処理装置3の転送クロックに同期し
て行なわれ、バッファ20が空となるか転送が終了する
まで繰返される。
バッファ20が空となると、バッファ21の満杯状態と
共にバッファ切替回路24によって認識され、現在の選
択状態が反転され、バッファ21について上記続出し動
作が行われる。データ処理装置3よりデータ処理装置1
の方が転送速度が遅いとすると、容凰レジスタI4にm
Mな容量が指定されているために、常に第2図(a)の
タイムチャートの如き動作が行われるから、一方のバッ
ファが満杯になるのとほぼ同時にらう一方のバッファが
空になったことが認識され、双方の動作が待たされるこ
とがない。
九匪二力j 以上説明したように、本発明によれば、バッファリング
装置に使用され得る最大容量のバッファを持つが、容量
レジスタによってその使用容量をを自由に制限し、見か
け上回変容量バッファとして動作させることにより、接
続されるデータ処理装置のデータ転送速度に対応して無
駄のない効率的な転送を行えるという効果がある。
【図面の簡単な説明】
第1図は本発明の実施例のブロック図、第2図(a)は
バッファ容量が最適に設定されている場合の動作タイム
チャート、第2図(b)はバッファ客層が過大に設定さ
れている場合の動作タイムチャート、第2図(セ)はバ
ッファ容量が過小に設定されている場合のタイムチャー
トである。 主要部分の符号の説明 1.3・・・・・・データ処理装置 2・・・・・・バッファリング装置 12・・・・・・読出ポインタ 13・・・・・・書込ポインタ 14・・・・・・容量レジスタ 18.19・・・・・・比較器 20.21・・・・・・バッファ 24・・・・・・バッファ切替回路

Claims (1)

    【特許請求の範囲】
  1. (1)外部に対するデータ転送速度が互いに異なる第1
    及び第2のデータ処理装置の間に設けられ、前記第1の
    データ処理装置の転送クロックを用いてこの第1のデー
    タ処理装置からのデータを取込む動作と、前記第2のデ
    ータ処理装置の転送クロックを用いてこの第2のデータ
    処理装置へデータを送出する動作とを交互に行う第1及
    び第2のバッファを有するバッファリング装置であって
    、前記第1及び第2のデータ処理装置のデータ転送速度
    のうち遅い方の速度に応じて定まる前記第1及び第2の
    バッファの使用すべき容量を設定自在な容量設定手段と
    、この設定された容量値と前記第1及び第2のバッファ
    のアドレスポインタの値とを比較して前記バッファ各々
    のビジー状態及びエンプティ状態を夫々検出する検出手
    段と、前記バッファの一方のビジー状態及び他方のバッ
    ファのエンプティ状態が共に検出されたときに、前記第
    1及び第2のバッファのデータ取込み動作及びデータ送
    出動作を互いに切替える制御手段とを含むことを特徴と
    するバッファリング装置。
JP63097891A 1988-04-20 1988-04-20 バッファリング装置 Pending JPH01269150A (ja)

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JP63097891A JPH01269150A (ja) 1988-04-20 1988-04-20 バッファリング装置

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JP63097891A JPH01269150A (ja) 1988-04-20 1988-04-20 バッファリング装置

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JPH01269150A true JPH01269150A (ja) 1989-10-26

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0554004A (ja) * 1991-08-22 1993-03-05 Internatl Business Mach Corp <Ibm> マルチプロセツサ・システム、そのメモリ管理装置およびそのマルチプロセツサ・システムを用いたグラフイツクス表示装置
JP2007527079A (ja) * 2003-07-02 2007-09-20 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 複数のシフト・レジスタ機能を有するシングル・メモリ
US8730248B2 (en) 2006-05-24 2014-05-20 Sony Corporation Multi-graphics processor system, graphics processor and data transfer method

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JP2007527079A (ja) * 2003-07-02 2007-09-20 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 複数のシフト・レジスタ機能を有するシングル・メモリ
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