SU1617441A1

SU1617441A1 - Логический анализатор

Info

Publication number: SU1617441A1
Application number: SU884471921A
Authority: SU
Inventors: Юрий Владимирович Ашмаров; Геннадий Сергеевич Афонин; Владимир Сергеевич Коробков
Original assignee: Предприятие П/Я Ю-9270
Priority date: 1988-06-14
Filing date: 1988-06-14
Publication date: 1990-12-30

Abstract

Изобретение относитс к вычислительной технике, в частности к устройствам контрол и диагностики цифровых узлов. Целью изобретени вл етс повышение быстродействи логического анализатора за счет повышени скорости записи в блок пам ти. Логический анализатор содержит три триггера 1, 2 и 3, счетчик 4, блок пам ти 5, два сдвиговых регистра 6 и 7, буферный регистр 8, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, два элемента И-НЕ 10 и 11, входы режима 12 - 15, выход 16. Логический анализатор позвол ет записывать и выдавать данные о поведении дискретных систем. 1 ил.

Description

Изобретение относится к контрольно-испытательной технике, а именно к логическим анализаторам.

Цель изобретения - повышение быстродействия .

На чертеже представлена структурная схема логического анализатора.

Логический анализатор содержит три триггера 1-3, счетчик 4, блок 5 памяти, два сдвиговых регистра 6 и 7, буферный регистр 8, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, два элемента И-НЕ 10 и 11, группу информационных входов 12, синсинхровход 13, вход 14 управления записью-чтением, информационные входы 15 и выходы 16.

Логический анализатор работает следующим образом.

Режим записи:

На вход 14 управления подают сигнал 0, при этом он поступает на вход управления записью-чтением блока 5 памяти (т.е. переводит его в режим записи) и при поступлении сигнала сброса на вход 15, обнуляет триггеры 1-3. Одновременно обнуляется счетчик 4. С приходом переднего фронта синхроимпульса с входа 13.происходит запись во второй сдвиговый регистр 7 и по заднему фронту сдвиг информации, одновременно на вход разрешения записи буферного регистра 8 поступает сигнал разрешения записи с прямого выхода второго триггера 2. По приходу второго синхроимпульса происходит запись нового полубайта информации и захват полученного байта буферным регистром 8. Состояние счетчика при этом не изменяется, так как на его вход разрешения счета поступает запрещающий сигнал с прямого выхода третьего триггера 3, поэтому байт информации с выхода буферного регистра 8 записывается в блок памяти по адресу 000...0. Задним фронтом этого синхроимпульса происходит сдвиг информации во втором сдвиговом регистре 7. Одновременно с прямого выхода второго триггера 2 поступает запрещающий сигнал на вход разрешения записи буферного регистра 8 и разрешающий - на вход разрешения счета счетчика. Следующими двумя тактами в буферный регистр 8 записывается новый байт и одновременно с записью буферного регистра 8 переключается счетчик 4. Таким образом на блок памяти поступает новый байт информации и адрес для его записи 000...1. Запись следующего байта происходит аналогично по адресу ООО...2 и т.д.

Режим чтения:

На вход управления 14 подают сигнал 1. При этом он поступает на вход управления,записью-чтением блока памяти 5 (т.е. переводит блок памяти в режим чтения) и при поступлении сигнала сброса на вход 15 устанавливает триггеры 1-3. Одновременно обнуляется счетчик 4. С приходом переднего фронта синхроимпульса с входа 13 происходит запись в первый сдвиговый регистр и на его выходах 16 появляется первый полубайт информации. Одновременно переключается счетчик 4 (на его выходах появляется адрес 000...1) и триггер, который переводит второй регистр в режим сдвига.На выходах блока памяти начнет подготавливаться новый байт информации. С приходом второго синхроимпульса происходит сдвиг информации в регистре и на выходах 16 устройства появляется второй полубайт информации. Одновременно второй триггер 2 переводит первый сдвиговый регистр и режим параллельной записи. К приходу следующего синхроимпульса на выходе блока памяти готов новый байт информации. С приходом следующего синхроимпульса процесс повторяется.

Таким образом устройство имеет более высокое быстродействие за счет повышенной скорости записи в блок памяти, что позволяет использовать устройство также в качестве приемного, для записи реакций контролируемого цифрового объекта.

Claims

Формула изобретения

Логический анализатор, содержащий первый триггер, счетчик, блок памяти, первый и второй сдвиговые регистры, причем разрядные выходы счетчика соединены с адресными входами блока памяти, выходы которого соединены с информационными входами первого сдвигового регистра, отличающийс я тем, что, с целью повышения быстродействия, в него введены элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, буферный регистр; первый и второй элементы И-НЕ, два триггера, причем первая группа информационных входов второго сдвигового регистра является группой информационных входов анализатора, первая группа выходов второго сдвигового регистра соединена с второй группой информационных входов второго сдвигового регистра и с первой группой информационных входов буферного регистра, вторая группа информационных входов которого соединена с второй группой выходов второго сдвигового регистра, синхровход которого соединен с инверсным выходом элемента ИСКЛЮЧАЮ ШЕЕ ИЛИ, прямой выход которого соединен с синхровходом первого триггера, прямой выход которого соединен с входом управления записью/сдвигом второгосдвигового регистра и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с синхровходом первого сдвигового регистра и является синхровходом анализатора, инверсный выход первого триггера соединен с синхровходом буферного регистра, информационным входом первого триггера и синхровходом второго триггера, информационный вход которого объединен с синхровходом счетчика и соединен с инверсным выходом второго триггера и синхровходом третьего триггера, информационный вход которого подключен к шине логической еди-

5 ницы анализатора, прямой выход третьего триггера объединен с входом разре шения счета счетчика, вход сброса которого соединен с первыми входами пер вого и второго элементов И-НЕ и является входом сброса анализатора, вто рые входы первого и второго элементов И-НЕ соединены с входом управления записью/чтением блока памяти и являются входом управления записью/чте-

15 ни дм анализатора, выходы первого и второго (элементов И-НЕ соединены соответственно с инверсными входами сброса и установки первого, второго и третьего триггеров, прямой выход 20 второго триггера соединен с входом управления записью/сдвигом первого сдвигового регистра и входом разрешения записи буферного регистра, выходы которого соединены с инфор25 мационными входами блока памяти, выходы первого сдвигового регистра являются информационными выходами анализатора.