SU1201842A1 - Устройство дл ввода информации - Google Patents

Устройство дл ввода информации Download PDF

Info

Publication number
SU1201842A1
SU1201842A1 SU843774986A SU3774986A SU1201842A1 SU 1201842 A1 SU1201842 A1 SU 1201842A1 SU 843774986 A SU843774986 A SU 843774986A SU 3774986 A SU3774986 A SU 3774986A SU 1201842 A1 SU1201842 A1 SU 1201842A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
input
output
outputs
information
Prior art date
Application number
SU843774986A
Other languages
English (en)
Inventor
Владимир Ефимович Подтуркин
Александр Александрович Умблия
Original Assignee
Предприятие П/Я Р-6082
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Р-6082 filed Critical Предприятие П/Я Р-6082
Priority to SU843774986A priority Critical patent/SU1201842A1/ru
Application granted granted Critical
Publication of SU1201842A1 publication Critical patent/SU1201842A1/ru

Links

Landscapes

  • Bus Control (AREA)

Abstract

УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ , содержащее генератор импульсов , счетчик, дешифратор, блок пам ти и блок сравнени , тактирующий вход счетчика соединен с выходом генератора импульсов, выходы счетчика соединены с входами дешифратора, адресными входами блока пам ти и  вл ютс  адресными выходами устройства , информационные выходы блока пам ти свйзаны с входами второй группы блока сравнени , вход разрешени  записи блока пам ти - с выходом генератора -импульсов, отличающеес  тем, что, с целью повышени  быстродействи , оно содержит регистры, первый и второй Р-триг-. геры, элемент ИЛИ, установочные входы счетчика  вл ютс  адресными входами устройства, инверсный R - и О -входы второго О -триггера  вл ютс  первым управл ющим входом устройства, стробирующие входы первого , и второго D-триггеров соединены с выходом генератора импульсов, выход второго D-триггера подключен к стробирующему входу счетчика, первому входу элемента ИЛИ и 5-входу первогоD-триггера, инверсный D-ВХОД которого соединен с выходом блока сравнени , R-вход первого С-триггера  вл етс  вторым управл ющим входом устройства, выход первого Р -триггера, соединен с входом запуска генератора импульсов и  вл етс  выходом запроса прерьюани  i устройства, второй вход элемента ИЛИ соединён с выходом нулевого раз (Л р да дешифратора, выход элемента ИЛИ - с входами записи регистров, стробирующие входы которых соединеQ ны с выходами дешифратора, кроме выхода нулевого разр да, информационные входы регистров  вл ютс  Is9 информационными входами устройства, Э одноименные выходы регистров соединены с соответствующими информа00 4 N9 ционными входами блока пам ти, входами первой группы блока сравнени  .и  вл ютс  информационными выходами устройства.

Description

I
Изобретение относитс  к цифровой вычислительной технике и может быть использовано в системах управлени  и контрол , преимущественно в микро процессорных системах.
Цель изобретени  - повьгаение быстродействи  устройства.
На фиг. 1 приведена функциональна  схема предлагаемого устройстйа; на фиг. 2 - функциональна  схема генератора импульсов.
Устройство содержит генератор I импульсов, счетчик 2, дешифратор 3, регистры 4, блок 5 пам ти, блок 6 сравнени , первый 7 и второй 8 D-триггеры, элемент ИЛИ 9.
Кроме того, на фиг. I обозначены , информационные входы 10 устройства , адресные входы 1 устройства, адресные выходы 12 устройства, информационные выходы 13 устройства, выход 14 запроса прерьшани  устройства , второй управл ющий вход 15 устройства и первый управл ющий вход 16 устройства.
Генератор импульсов (фиг. 2) выполнен по схеме кольцевого .генератора на трех инвертирующих вентил х 17-19, в цепь обратной св зи второго вентил  18 включен врем задающий конденсатор 20, а выходной вентиль 19, вьшолненный в виде первого элемента И-НЕ, образует с вторым элементом И-НЕ 21 R5 -триггер , установочный вход которого соединен с выходом 14 запроса прерьшани .
Устройство осуществл ет ввод во внешнюю микро-ЭВМ информации, поступающей на устройство по радиальны шинам в виде потенциальных сигналов Входы 10, на которые поступают сигналы , дл  удобства ввода разбиты на группы (т-групп). Число входов в группе (к) выбираетс  равным разр дности шины данных микро-ЭВМ
обычно( разр дов), Опрос и ввод информации производитс  параллельно-последовательно (последовательно по группам и параллельно в пределах группы). Входы 10 опрашиваютс  устройством циклически, в каждом такте опрашиваетс  .одна группа входов 10. При опросе текущее состо ние входов 10 группы сравниваетс  с их состо нием в предьш пцем цикле опроса, и при обнаружении изменени  состо ни  хот 
018422
бы одного входа дальнейший опрос прекращаетс , а на выходе 14 формируетс  запрос прерьшани , по которому микро-ЭВМ может считать адрес
5 данной группы с выходов 12 и состо ние ее входов с выходов 13. Устройство также позвол ет непосредственно считать данные с той или иной группы. Дл  этого необходимо
10 выдать на входы I1 устройства адрес группы, а затем считать данные с вьгходов 13. Таким образом, возможно функционирование в двух режимах: автоматическом режиме и режиме, непосредственного доступа к данным.
В автоматическом режиме устройство работает следующим образом.
Работа устройства тактируетс  импульсами , поступающими с генератора 1 импульсов на тактирующий вход счетчика 2. При этом первый и второй триггеры 7 и 8 наход тс  в нулевом состо нии. Цикл опроса начинаетс  с нулевого такта. Нулевой код
25 с выхода счетчика 2 поступает на входы дешифратора 3. Дешифратор 3 формирует сигнал на нулевом выходе, поступающий через элемент ИЛИ 9 на входы разрешени  записи регистров
30 4. При этом в регистры 4 с информационных -входов 10 заноситс  текущее значение информации. По отрицательному фронту каждого последующего импульса счетчик 2 увеличивает на
,с единицу свое содержимое. Дешифратор
3дешифрирует код, поступающий с выходов счетчика 2, формиру  сигнал на стробирующем входе соответствующего регистра 4. Регистры 4 имеют
выходы с трем  состо ни ми. При поступлении сигнала на стробирующий вход, соответствующий регистр
4переводит свои выходы в активное состо ние, и на первую группу
5 входов схемы 6 сравнени  из регистра 4 поступает информаци  о состо нии входов 10 данной группы. Одновременно код со счетчика 2 поступает на адресные входы блока 5 пам ти, выбира  в нем  чейку пам ти, соответствующую данной группе входов 10.
Таким образом, из блока 5 пам ти извлекаетс  информаци  о состо нии входов 10 данной группы в предыдущем цикле опроса. Указанна  информаци  поступает на вторую группу входов блока 6 сравнени . Блок 6 сравнени  осуществл ет сравнение информации
3
о состо нии входов 10 в текущем и предыдущем циклах опроса. Если с момента предьщущего цикла опроса в данной группе входов 10 не произошло изменеиий, то блок сравнени  фсирует равенство кодов и формирует на своем выходе логическую единицу По положительному фронту синхроимпульса сигнал с выхода блока сравнени  записьшаетс  с инверсией в пвый триггер 7. При совпадении информации триггер 7 так и остаетс  в нулевом состо нии. Одновременно, по положительному перепаду синхроимпульса , поступающему на вход записи блока 5 пам ти, в него переписью а ет с   информаци  из регистра 4, т.е. запоминаетс  текущее состо ние данной группы входов 10. |По отрицательному фронту синхроимпульса счетчик 2 вновь увеличивает на единицу свое содержимое, дешифратор 3 вьщает сигнал стробировани  на следующий регистр 4, и, таким образом, начинаетс  следующий такт опроса. Если блок 6 сравнени  формирует нулевой уровень , то это означает, что в опрашиваемой группе входов 10 с момента предыдущего цикла опроса .произгошло изменение состо ни  по крайней мере одного входа. В этом случае по положительному фронту синхроимпульса в первый триггер 7 заноситс  и поступает на выход 14 запроса прерьшани  единичный уровень, информирующий внешнюю микро-ЭВМ о наличии информации. Кроме того, информаци  из регистра 4 переписьюаетс  в блок 5 пам ти, а генератор 1 из-за отсутстви  на его- входе запуска разрешающего нулевого уровн  прекращает генерировать импульсы и устройство выходит из автоматического режима. П этом на выходах 12 устройства находитс  адрес группы входов, а на информационных выходах 13 находитс информаци  о состо нии входов 10 данной группы. Наличию сигнала на том или ином входе 10 соответствую логические единицы в соответствующих разр дах, отсутствию сигнала логические нули в соответствующих .разр дах. После считьшани  указанной информации, дл  переключени  устройства в автоматический режим необходимо подать сигнал на управлющий вход 15. При этом первый
01842А
триггер 7 устанавливаетс  в нуль и запускаетс  генератор 1 импульсов. Считьшание информации может осуществл тьс  также в режиме непосредственного доступа. Дл  этого на входы 11 устройства подаетс  адрес требуемой группы входов 10, а также подаетс  сигнал на управл ющий вход разрешени  записи адреса. По отрицательному фронту синхроимпульса сигнал с входа 16 записьшаетс  во второй триггер 8. Логическа  единица с его выхода поступает на S-вход первого триггера 7, устанавлива 
5 его в единицу. Кроме того, логическа  единица поступает через элемент ИЛИ 9 на входы записи регистров 4. Логическа  единица также посту- пает на стробирующий вход счетчика
0 2 и осуществл ет запись в счетчик 2 адреса группы с входом 11. В регистры 4 по сигналу записи заноситс  текущее значение сигналов с информационных входов 10. Поскольку первый
5 триггер 7 устанавливаетс  в логическую единицу, генератор 1 импульсов ;выдав положительный перепад, оста1навливаетс . Адрес группы с выходов |счетчика 2 поступает на входы дешиф0 ратора 3, который выдает стробирующий сигнал на соответствующий регистр 4, с выходов которого на выходы 13 поступает информаци  о данной группе входов 10. После сн ти  сигнала разрешени  записи с входа 16, триггер 8 обнул етс . По окончании считьшани  информации с выходов устройство может быть переключено в автоматический режим подачей сигнала
.„ запуска на вход 15.
0
Дл  обеспечени  высокого быстродействи  устройства необходимо преду-смотреть р д мер. Шины, сигналы на которых измен ютс  с максимальной
5 частотой, необходимо подключать
к информационным входам 10,вход щим в младшие группы (т.е. в группы, опрашиваемые в цикле опроса первь1ми ). Соответственно шины, сигналы
0 на которых измен ютс  с меньшими частотами, необходимо соединить с входами 10 старших групп. Такое подключение особенно рекомендуетс  примен ть в случае, когда врем 
5 считьшани  информации с устройства, после выдачи запроса на прерьшани  значительно больше периода одного I такта опроса и значителен диапазон частот изменени  сигналов на различных входах 10. В этом случае можно избежать потери информации при одновременном изменении состо ний входов в большом числе групп. Дл  этого после считьюани  информ ции с некоторого (N) числа групп необходимо в режиме пр мого обращ ни  переключитьс  на нулевой адре что соответствует запуску на новы цикл опроса. При этом N определ  . етс  как цела  часть следующего выражени  I mt максимальна  частота и менени  сигналов на входах первой группы; t - врем  одного такта опро Т - врем  считьшани  ((запис информации, номера груп и данных; ш - общее число групп входо Таким образом, цикл опроса не доводитс  до конца, а прерьшаетс  в некоторый момент времени и начинаетс  сначала. В этом случае вход младших групп опрашиваютс  более часто, а входы старших групп реже и тем самым в р де случаев оказываетс  возможным осуществл ть опрос любой группы входов с частотой не ниже заданной f., дл  этой группы. Генератор 1 импульсов 1 (фиг. 2 работает следующим образом. При наличии на его выходе 14 разрешающего нулевого уровн , на выходе второго элемента 21 формируетс  уровень логической единицы. При этом генератор 1 генерирует импульсы , частоты которых определ ет с  временем перезар да емкости конденсатора 20, генераци  осущест вл етс  за счет поочередного переключени  вентилей 17-19. При поступлении на выход 14 единичного уровн  происходит останов генератора 1. Если в момент прихода единичного уровн  на выходе генератор 1 также был единичный уровень, то RS-триггер, образованный элементам И-НЕ 19 и 21, устанавливаетс  в режим хранени  и фиксирует на выхо де генератора 1 уровень логической единицы. Если же в момент прихода единичного уровн  на выходе генератора 1 был нулевой уровень, то К5-триггер зафиксирует единичный уровень на выходе генератора 1 толь ко по окончании отрицательного полупериода колебаний. Таким образом , генератор I независимо от момента прихода сигнала останова остановитс  по достижении единичного уровн  на выходе. При реализации основные характеристики устройства определ ютс  следующим образом. При общем числе информационных входов 10, равном Е и разр дности информационньк выходов 13, равной К, число групп входов 10 определ етс  как ближайшее большее целое из следующего выражени  К Разр дность счетчика 2 определ етс  как ближайшее большее целое в соответствии со следующим выражением: n log|i(m+l) При реализации в качестве блока 5 пам ти удобно использовать многоразр дные микросхемы пам ти с небольшой емкостью и высоким быстродействием например, ,с микросхемы 155РУ2, организаци  ). В качестве регистров 4 удобно использовать буферные регистры, имеющие выходы с трем  состо ни ми, например, 589ИР12. Счетчик может быть вьтолнен на микросхеме 155ИЕ7. Высокое.быстродействие предлагаемого устройства обеспечиваетс  за счет улучшени  следующих характеристик : уменьшение времени цикла опроса путем организации параллельно-последовательной обработки и ввода информации; сокращение аппаратурного времени за счет того, что в нулевом такте опроса текущие логические состо ни  входов одновременно фиксируютс  в регистрах и не измен ютс  -до следующего цикла опроса, что достигаетс  выполнением мультиплексора в виде последовательностей схемы с использованием регистров, и выделением в цикле опроса отдельного такта (нулевого) дл  записи информации в регистры за счет св зи нулевого выхода дешифратора 3 со входами записи регистров 4; обеспечение возможности внеочередного считьюани  состо ни  любой группы входов и укорочени  отдельных циклов 7 i. опроса, что достигаетс  вьтолнением блока пам ти в виде запоминающего устройства с произвольной выборкой и использованием .установочных входов счетчика 2. Кроме того, устройство обеспечивает сокращение аппаратурного време ни за счет обеспечени  ввода информ ции только при изменении состо ни  сигналов на его входах. 42 .8 При реализации предлагаемого уст ройства на быстродействующей элементной базе и использовании блока пам ти с временем выборки в пределах дес тков наносекунд (НС), врем  такта опроса может быть доведено до величины пор дка 100-200 не, благодар  тому , что в одном такте одновременно К - вхоопрашиваютс  дов.

Claims (1)

  1. УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ, содержащее генератор импульсов, счетчик, дешифратор, блок памяти и блок сравнения, тактирующий вход счетчика соединен с выходом генератора импульсов, выходы счетчика соединены с входами дешифратора, адресными входами блока памяти и являются адресными выходами устройства, информационные выходы блока памяти связаны с входами второй группы блока сравнения, вход разрешения записи блока памяти - с выходом генератора импульсов, о т л и чающеес я тем, что, с целью повышения быстродействия, оно содержит регистры, первый и второй Г-триг-. геры, элемент ИЛИ, установочные входы счетчика являются адресными входами устройства, инверсный R
    - и 0 -входы второго D-триггера являются первым управляющим входом устройства, стробирующие входы первого и второго D-триггеров соедине ны с выходом генератора импульсов, выход второго Г-триггера подключен к стробирующему входу счетчика, первому входу элемента ИЛИ и 5-входу первогоD-триггера, инверсный D-вход которого соединен с выходом блока сравнения, R-вход первого D-триггера является вторым управляющим входом устройства, выход первого D-триггера,соединен с входом запуска генератора импульсов и яв ляется выходом запроса прерывания устройства, второй вход элемента ИЛИ соединён с выходом нулевого разряда дешифратора, выход элемента ИЛИ - с входами записи регистров, стробирующие входы которых соединены с выходами дешифратора, кроме выхода нулевого разряда, информационные входы регистров являются информационными входами устройства, одноименные выходы регистров соединены с соответствующими информационными входами блока памяти, входами первой группы блока сравнения и являются информационными выходами устройства.
    1 I
SU843774986A 1984-07-23 1984-07-23 Устройство дл ввода информации SU1201842A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843774986A SU1201842A1 (ru) 1984-07-23 1984-07-23 Устройство дл ввода информации

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843774986A SU1201842A1 (ru) 1984-07-23 1984-07-23 Устройство дл ввода информации

Publications (1)

Publication Number Publication Date
SU1201842A1 true SU1201842A1 (ru) 1985-12-30

Family

ID=21132407

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843774986A SU1201842A1 (ru) 1984-07-23 1984-07-23 Устройство дл ввода информации

Country Status (1)

Country Link
SU (1) SU1201842A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское сввдетельство СССР №877513, кл. G 06 F 3/00, 30.10.81. Авторское свидетельство СССР 656078, кл. G 06 F 3/00, 05.04.79. *

Similar Documents

Publication Publication Date Title
US5524270A (en) System for transferring data between asynchronous data buses with a data buffer interposed in between the buses for synchronization of devices timed by different clocks
KR20070042541A (ko) 레지스터 파일 회로 내의 기록-후-판독 지연 감소 방법 및레지스터 파일 어레이
SU1201842A1 (ru) Устройство дл ввода информации
KR940009099B1 (ko) 마이크로 프로세서
US4771402A (en) Address comparator
JP2667702B2 (ja) ポインタリセット方式
SU1275548A1 (ru) Устройство дл контрол интегральных микросхем оперативной пам ти
SU1559351A1 (ru) Устройство дл сопр жени двух ЭВМ
SU1264174A1 (ru) Устройство дл обслуживани запросов
SU1617441A1 (ru) Логический анализатор
KR100214327B1 (ko) 인터럽트 발생회로와 방법
RU2049363C1 (ru) Устройство для регенерации информации динамической памяти
JPH01269150A (ja) バッファリング装置
SU1112365A1 (ru) Устройство формировани сигнала прерывани
RU1798799C (ru) Многопроцессорна вычислительна система
SU1550523A1 (ru) Устройство дл сопр жени двух магистралей
SU1396160A1 (ru) Запоминающее устройство с тестовым самоконтролем
SU1508219A1 (ru) Устройство дл управлени обменом информацией
SU1269144A1 (ru) Устройство дл ввода информации
SU1490678A1 (ru) Устройство управлени двухпортовой пам тью
SU1481854A1 (ru) Динамическое запоминающее устройство
SU1525695A1 (ru) Таймер
SU1495855A1 (ru) Запоминающее устройство с коррекцией ошибок
SU1269133A1 (ru) Устройство формировани сигнала прерывани и обмена
SU1084901A1 (ru) Устройство дл контрол блоков пам ти