RU1798799C - Многопроцессорна вычислительна система - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к адаптивным мультипроцессорным системам, перестраивающим свои характеристики в зависимости от заданных способов обработки данных и отказов отдельных процессоров,и может быть использовано в измерительно-вычислительных комплексах, системах автоматизации контрол  сложных объектов. Целью изобрете ми   вл етс  повышение быстродействи  системы за счет перераспределени  заданий между исправными и восстановленными процессорами системы, Поставленна  цель достигаетс  тем, что система содержит Н процессоров, блок пам ти за вок, блок пам ти номеров приоритетных групп, блок пам ти признаков приоритетных групп, входной регистр, первый блок пам ти граничных величин, два узла сравнени , второй блок пам ти граничных величин и элемент И. 2 ил.

Description

Изобретение относитс  к вычислительной технике, в частности к адаптивным мультипроцессорным системам, перестраивающим структуру в зависимости от исправности отдельных процессоров, и может быть использовано в измерительно-вычислительных комплексах и в системах автоматизации испытаний и контрол  сложных объектов.

Целью изобретени   вл етс  повышение быстродействи  системы за счет перераспределени  заданий между исправными и восстановленными процессорами системы .

На фиг. 1 приведена структурна  схема многопроцессорной вычислительной системы; на фиг. 2 - структурна  схема регистра признаков приоритетных трупп.

Многопроцессорна  вычислительна  система содержит блок 1 пам ти за вок, группу процессоров 2. блок 3 пам ти номеров приоритетных групп, первый блок пам ти 4 граничных величин, четвертый 5 счетчик , блок 6 пам ти признаков приоритетных групп, первый узел 7 сравнени , входной регистре, первый, второй и третий счетчики 9, Юн 11, вход 12 режима, информационную магистраль 13, синхровход 14, вход 15 за вок , выход 16 неисправности, второй блок 17 пам ти граничных величин, второй 18 узел сравнени , элемент И 19.

Блок 6 пам ти признаков приоритетных групп (фиг. 2) содержит первый и второй дешифраторы 20 и 21, первую, вторую и третью группы 22-24 элементов И. группу триггеров 25, элемент ИЛИ 26.

Система работает следующим образом.

Нар ду с упор доченным уменьшением потока за вок при отказах отдельных процессоров системы в устройстве производитс  столь же упор доченное увеличение

VJ Ю СО N4 Ю О

потока за вок при восстановлении функционировани  ранее отказавших процессоров системы.

Все за вки условно разбиваютс  по степени значимости на несколько приоритетных групп; в группу высшего приоритета назначаютс  за вки, несущие наиболее важную информацию, в группу с низшим приоритетом - за вки, несущие вспомогательную информацию. Число приоритетных групп целесообразно выбрать равным числу процессоров в системе. Каналы с одинаковым приоритетом целесообразно объедин ть в группы одного приоритета. При этом при неисправности (восстановлении) какого-либо процессора системы регулирование потока за вок достигаетс  отключением (подключением) группы за вок с низшим приоритетом среди обрабатываемых в текущий момент времени приоритетных групп за вок.

Таким образом, система  вл етс  системой с постепенным отказом и восстановлением с точки зрени  теории надежности. Поскольку в системе отсутствуют внешние признаки отказов процессоров или их восстановлени , регулирование потока за вок осуществл етс  по величине заполнени  блока пам ти за вок; В согласованной по потокам системе реального времени уровень заполнени  блока пам ти за вок  вл етс  переменным с некоторыми фиксированными дл  некоторого режима работы максимумом и минимумом. Переход через максимум во врем  работы системы диагностируетс  ею как факт выхода из стро  какого-либо процессора.

По признаку перехода через максимум может быть отключена труппа за вок с низшим приоритетом. При этом в системе вновь устанавливаетс  согласованный режим работы с другим минимумом и максимумом . Отказ следующего процессора приводит к аналогичным результатам. Дл  различных режимов работы (в зависимости от числа работоспособных процессоров) целесообразно установить уникальные максимумы и минимумы, т.е. граничные значени  уровн  заполнени  блока пам ти, и переход через них использовать дл  перехода в другой смежный режим. Переход через последний максимум означает выход из стро  всех процессоров системы.

Аналогично переход через минимум означает восстановление работы одного из отказавших процессоров и целесообразно подключение к обслуживанию одной из исключенных ранее (наиболее приоритетной из них) групп за вок. Это полезно и при флуктуаци х потока за вок.

0

0

В исходном состо нии в блок пам ти номеров приоритетных групп 3 записаны коды номеров приоритетных групп, в разр ды регистра 6 признаков приоритетных групп (в соответствующие триггеры 25 ) - признаки приоритетных групп, в блоки пам ти , первый и второй 4 и 17, - записаны соответственно коды граничных величин максимумов и минимумов соответственно. Счетчики 5, 6, 9-11 и блок пам ти 1 за вок обнулены, процессоры 2 - в рабочем состо нии .

На вход 15 системы последовательно поступают двоичные коды за вок (выборки

5 информационных значений и соответствующие им номера измерительных каналов). Синхронизаци  поступлени  за вок определ етс  сигналами на входе 14 системы. По переднему фронту этого сигнала произво0 дитс  запись за вки в регистр 8. включение схемы 7 сравнени  и сравнение уровн  заполнени  блока 1 пам ти за вок, поступающего с выхода счетчика 10 заполнени , с текущей граничной величиной, поступаю5 щей с выхода блока пам ти 4; кроме того, производитс  считывание из блока пам ти 3 кода номера приоритетной группы. Код номера приоритетной группы считываетс  из той  чейки блока 3, адресом которой  вл етс  код номера канала, поступающий с входа 15. Каждому каналу соответствует свой номер приоритетной группы (в одну приоритетную группу могут быть объединены несколько информационных каналов).

5 Считанный код поступает в регистр 6 признаков приоритетных групп в качестве адреса соответствующего разр да. В триггерах блока 6 хран тс  признаки приоритетных групп (О или 1). Если в некотором триггере 25 признак равен 1, то сигналом с выхода регистра 6 производитс  запись за вки в  чейку блока 1 пам ти из входного регистра 8. Адрес  чейки блока пам ти за вок 1 определ етс  кодом с выхода счетчика

5 9 адреса записи, работающего по кольцевому принципу. По окончании записи содержимое счетчика 9 инкрементируетс , как и содержимое счетчика 10 заполнени , подсчитывающего число хран щихс  в блоке 2 за вок. Если же в триггере 25 признак равен О, сигнал на выходе блока 6 отсутствует, т.е. за вка игнорируетс .

Блок пам ти 1 работает как кольцевой буфер. Считывание из него очередной за вки осуществл етс  по сигналу запроса процессора 2 (первого). Адрес считываемой  чейки определ ет счетчик 11 адреса считывани , одновременно его содержимое инкрементируетс  при считывании, а содержимое счетчика 10 декрементируетс . Счи0

0

5

тывание очередной за вки осуществл етс  в том случае, если в блоке 1 имеетс  хот  бы одна за вка. Если за вок нет. с выхода обнулени -счетчика заполнени  10 формируетс  положительный сигнал, запрещающий прохождение сигнала запроса на блок пам ти 1. При запрете на запросы содержимое счетчиков 10 и 11 при запросах не мен етс .

Таким образом, в блок пам ти 1 записываютс  за вки тех групп каналов, которые имеют единичный признак в блоке 6. При отказе какого-либо процессора уровень заполнени  блока 1 постепенно растет и превышает максимальное граничное значение; при этом сигнал с узла 7 сравнени  записывает О в соответствующий триггер 25 блока б (дл  группы, имеющей низший текущий приоритет). Адресом обнул емого триггера 25  вл етс  код с выхода счетчика 5 адреса граничных величин. Этот код  вл етс  также адресом регистра соответствующей граничной величины в регистре 4 пам ти граничных величин, а в регистре 17 - дл  минимумов граничных величин. Изменение кода в счетчике 5 (инкрементировзние) производитс  по заднему фронту сигнала с выхода схемы 7 сравнени , после чего на первый вход схем сравнени  7 и 18 подаетс  следующий по приоритету граничный уровень .

Дл  запаздывани  срабатывани  регистра 6 по сигналам с блока 3 относительно сигнала с блока 7, если недостаточно собственной задержки соответствующих узлов, целесообразно ввести элемент задержки.

Аналогично при поступлении запроса на обслуживание за вки, сто щей первой в очереди блока 1, сигналом с выхода элемента И 19 разрешаетс  срабатывание схемы сравнени  18; если в момент сравнени  уровень заполнени  блока 1 меньше минимальной граничной величины,сигнал с выхода узла 18 записывает 1 в соответствующий триггер 25 блока 6, чем в дальнейшем добавл ет к обслуживающимс  за вкам новую приоритетную группу. Адресом триггера 25 блока 6 служит также код счетчика 5, вернее - величина, на единицу меньша , чем этот код, что обеспечиваетс  конструкцией блока 6, а именно - соединением блоков 20, 22 и 23. Аналогично декрементирование счетчика 5 осуществл етс  задним фронтом сигнала с выхода схемы 18, после чего на входы блоков 7 и 18 подаетс  код следующего максимального и минимального соответственно значени  граничной величины дл  следующего уровн .

Регистр 6 работает следующим образом . Первый дешифратор 20 определ ет номера разр дов регистра 6 (триггеров 25), в которые при срабатывании блока 7 (18) записываетс  О (1). Запись производитс  через элемент И 23 (22). При поступлении

сигналов адреса текущей поступившей за вки от блока 3 через дешифратор 21 опрашиваетс  соответствующий триггер 25. Если в нем записана 1, открываетс  элемент И 24 и через элемент ИЛИ 26 на выход

0 блока б поступает разрешающий единичный сигнал записи за вки из блока 8 в блок пам ти 1.

Таким образом, устройство позвол ет достичь высокого быстродействи  за счет

5 восстановлени  обслуживани  за вок более низких приоритетов при восстановлении ранее отказавших процессоров, т.е. достичь потенциального быстродействи , адаптивного к числу исправных в текущий момент

0 времени процессоров микропроцессорной системы. Адаптивное уменьшение (увеличение потока за вок при отказе) восстановлении процессоров позвол ет достичь оптимального быстродействи  системы и

5 максимума обслуженных за вок.

Claims (1)

1. Формула изобретени  Многопроцессорна  вычислительна  система, содержаща  Н процессоров, блок пам ти за вок, блок пам ти номеров при0 оритетных групп, блок пам ти признаков приоритетных групп, входной регистр, первый блок пам ти граничных величин, первый узел сравнени , с первого по четвертый счетчики, причем вход за вок системы под5 ключей к информационным входам входного регистра и блока пам ти номеров приоритетных групп, выход входного регистра подключен к информационному входу блока пам ти за вок, выход которого под0 ключей к входу признака разрешени  работы первого процессора, выход признака режима а-ro процессора (где а 1, ..., Н-1) подключен к входу признака разрешени  работы (а+1)-го процессора, вход запроса

   5 за вки и информационный вход а-го процессора подключены соответственно к выходу признака запроса за вки и к выходу признака неисправности (а+1)-го процессора , выход признака неисправности первого

   0 процессора подключен к выходу признака неисправности системы, вход режима которой подключен к входам режима всех процессоров , информационный вход-выход блока пам ти за вок через информацион5 ную магистраль подключен к информационным входам-выходам всех процессоров, выходы блока пам ти номеров приоритетных групп подключены соответственно к адресным входам первой группы блока пам ти признаков приоритетных групп, выход которого подключей к входам инкремента первого и второго счетчиков и к входу записи блока пам ти за вок, информационные выходы первого, второго и третьего счетчиков подключены соответственно к адресным входам первой группы блока пам ти за вок, к информационным входам первой группы первого узла сравнени  и к адресным входам второй группы блока пам ти за вок, вход синхронизации системы подключен к входу записи-считывани  входного регистра , входу записи-считывани  блока пам ти номеров приоритетных групп и входу синхронизации первого уз а сравнени , выход которого подключен к входу установки в О блока пам ти признаков приоритетных групп и входу инкремента четвертого счетчика , информационные выходы которого подключены соответственно к адресным входам второй группы блока пам ти признаков приоритетных групп и соответственно к адресным входам первого блока пам ти граничных величин, выходы которого подключены соответственно к информационным входам второй группы первого узла сравнени , отличающа с  тем, что, с целью повышени  быстродействи  системы за

   счет перераспределени  заданий между исправными и восстановленными процессорами системы, она содержит второй узел сравнени , второй блок пам ти граничных

   величин и элемент И, причем выход переполнени  второго счетчика и выход признака запроса за вки первого процессора подключены соответственно к первому и второму входам элемента И, выход которого

   подключен к входу декремента второго счетчика , к входу инкремента третьего счетчика, к входу считывани  блока пам ти за вок и к входу синхронизации второго узла сравнени , выход которого подключен к входу установки в 1 блока пам ти признаков приоритетных групп и ко входу декремента четвертого счетчика, информационные выходы которого подключены соответственно к адресным входам второго блока пам ти

   граничных величин, выходы которого подключены соответственно к информационным входам первой группы второго узла сравнени , информационные выходы второго счетчика подключены соответственно к

   информационным входам второй группы второго узла сравнени .

   Оп7

   23

   . i

   26

   JI

   21

   .Г

   Фиг 2