SU1437917A1 - Запоминающее устройство с резервированием - Google Patents
Запоминающее устройство с резервированием Download PDFInfo
- Publication number
- SU1437917A1 SU1437917A1 SU874233082A SU4233082A SU1437917A1 SU 1437917 A1 SU1437917 A1 SU 1437917A1 SU 874233082 A SU874233082 A SU 874233082A SU 4233082 A SU4233082 A SU 4233082A SU 1437917 A1 SU1437917 A1 SU 1437917A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- outputs
- information
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
Изобретение относитс к запоминающим устройствам, в которых дл повьшени надежности используетс мажоритарное резервирование на уровне микросхем пам ти. Целью изобретени вл етс увеличение информационной емкости устройства. Устройство содержит накопитель, адресные входы которого соединены с выходами счетчика-регистра , информационные входы которого подключены к выходам умножител на три, входы которого вл ютс адресными входами устройства, контрольный регистр, формирователь сигнала ошибки, элементы задержки ИЛИ, И. Достижение цели изобретени обеспечиваетс умножением на три адреса обращени к накопителю с последующим чтением идентичной информации из каждой трети накопител путем инкремен- тировани счетчика-регистра. Если в результате чтени из двух частей накопител получены одинаковые данные , то они передаютс на вьрсод устройства , в противном случае осуществл етс чтение из третьей части нако- пител и истинные данные определ ютс мажоритарным методом. Накопитель в устройстве используетс полностью в отличие от устройства-прототипа, использующего только 3/4 пол рной ем- 2 кости. 1 ил. (Л
Description
4i О9
Изобретение относигсс к запоминающим устройствам, в которых дл повышени надежности используетс кшко- ритарное резервирование на уровне микросхем пам ти.
Целью .изобретени вл етс увеличение инфop saциoннoй гмкости устройства .
На чертеже кзображзнз. структурна схема предлагаемого зипоминающего устройства.
Запоминающеа устусйстзо с рез ер- вировйнием содержит накопитель 1 с. информационной емкость-О;, в три раза превышающей требуемую дл решени задач системьи счетчик-регистр 2,, контрольньй регистр 3, формирователь 4 сигнала ошибки, сумматор 5, первьЕЙ: 6 и второй 7 элементы ИЛИ,, элемент И 8, первый 9, второй 10,, ,. ретий 11 четвертый 12„ п тый 13 з, е1;4еыты за-- держки, умножитель 14, Устройстзс имеет адресные входы 15s инфорг.;ациочныв выходы 16д вход 1 7. обра1де;;:к J выход 18 сигна,па Разрешение, считьша- ни 5, выход 19 сигнала зы-- ходы 20 сигналов Неисиравнь г разр ды .
Формировсггель сигнала о,лнбки содержит группу инверторов 21s пзрвьш 22 элемент И, элемент I-ffili 23, инвар- ТОР 24, второй 25 элемент Hj П1естой 26 элемент задержки, триггер 27, седь мои 28 элемент задерж си. Блоки 5, i i представл ют собой умножите,аь 29 на три,
Устройство работает следу. с1и,им об
разом,
В накопите,ль 1 состо шд,й из БИС оперативной или посто нной пам ти,, количество -адресов Б которск в три раза превышает необходимое дл работ вычислительного устройства любьш способом записана информаци j причем
, в каждых трех соседник адресах начк на с адреса, кратного трем, инфор1ч;а ци одинакова. На а ресные зкоды 15 устройства поступает адрес обрав ени который увеличивает адрзс в два ра-- за, например, иутаы г;дзига ег и на один разр д в сторону старшего разр да, после удкоениьй адрес посту пает на второй вход су гматора 5 о Та КИМ образомS на выходе с;у7.даатора 5 получаетс адрес, в три pasa превышающий адрес обращени о Этот здуес сохран етс до записи его в счет кперегистр 2. Запрос, поданный на вход 17 устройства, стробирует блоки 2, Зо 4 и через п тый элемент 13 задержки подаетс на вход установки регистра счетчика-регистра 2, разреша ему прием гщреса, и через второй 7 элемент I-fflH и третий 11 элемент задержки поступает на вход выборки накопи- те,лл 1 Производитс считывание ра- иэе записанной информации по адресу, соответствующем у поданному на адрес- ныэ входы накопител 1 коду адреса от счетчика-регистра 2. Считанна И1-1формац1:1Я записываетс в контрольный регистр 3, каждый разр д которого представл ет собой, например,двухразр дный счетчик, В зависимости от содержани считанной информации млад Б1ий разр д кахсдого двухразр дного счетч1п :а переключаетс или не пере- : j Tij4aeTCK.
П-эсла завершени первого цикла считывани из накопител 1 происходит повторное обращение к нему через интервал времени задаваемый первым 9 э,лементом задержки. При этом задержанный сигнал запроса с выхода п того 13 элемента задержки поступае через первый вход первого 6 элемента РШИ на вход счета счетчика-регистра 2,, увеличива его содержимое на еди- ниду. Это обеспечивает переход к адресам второй трети накопител 1. С выхода первого б эатемента ИЛИ сигнал ,псступает на второй вход второго 7 , ;леме:ата ИЛИ, с выхода которого чере третий 11 элемент задержки он подаетс на управл ющий вход выборки накопител 1.
При этом происходит считывание информации из адреса другой трети накопител 1, в котором ранее была записана та же информаци , что и в выданном в предьздущемтакте адреса. Считанна информаци поступает на входы контрольного регистра 3. Далее возможны два варианта функционировани .
1 Информаци при первом и втором обращении совпадает. В этом случае пос,ле второго обращени на каждом из младших разр дов двухразр дных счетчиков контрольного регистра З уста- .гавливаетс сигнал логического О. сигна.п от всех разр дов контрольного регистра 3 поступает на первые зходы формировател 4 сигнала оашбкЧд дах;ее через группу инверторо 21 :;а входы элемента И 22, По исте-
чении времени, превышающего врем выборки информации из накопител , на второй вход формировател 4 сигнала ошибки поступает сигнал от второго 10 элемента задержки, который вызывает срабатывание элемента И 22. Сигнал совпадени через элемент ИЛИ 23 выдает на выход 18 сигнал Разрешение считывани информации, котора устанавливаетс после второго обращени на старших разр дах двухразр дных счетчиков контрольного регистра 3, соединенных с информационными вь;хода- fOi 16. Поскольку эта информаци , проверенна сравнением при считывании из двух третей накопител 1, признаетс истинной, она может быть использована процессором.
обращении информаци поступает на входы всех разр дов контрольного регистра 3 и вызывает срабатывание соответствуюЕцих двухразр дных счетчиков , в результате чего на их старших разр дах и информационных выходах 16 устройства устанавливаетс информаци , соответствующа истинной по мажоритарному принципу. После задержки на врем считывани при третьем обращении , определ емой элементом 28 задержки формировател 4 сигнала оищбки, через элемент ИЛИ 23 на выходе 18 по вл етс сигнал Разрешение считывани . По этому сигналу установивша с на информационных выходах 16 информаци может быть использована процессором. Наличие
II. Информаци при первом и втором 20 на выходе 19 сигнала Ошибка после
обращении не совпадает в одном или нескольких информационных разр дах, что вл етс признаком неисправности накопител 1. При этом после второго обращени на выходах младших разр дов соответствующих двухразр дных . счетчиков контрольного регистра-3 устанавливаетс логическа 1. После подачи сигнала от второго 10 элемента задержки элемент И 22 не срабатывает , а-на выходе 18 не по витс сигнал Разрешение считывани , На первый вход элемента И 25 через инвертор 24 подаетс сигнал логической 1. После подачи на второй вход элемента И 25 задержанного на элементе 26 задержки сигнала от второго 10 элмента задержки элемент И 25 срабатывает и вызьшает переключение триггера 27. В результате этого на выходе 19 устанавливаетс сигнал Ошибка. Этот сигнал подаетс на первый вход элемента И 8 и разрешает третье обращение к накопителю, так как на второй вход элемента И 8 будет подан сигнал запроса от входа 17 управлени через п тьй 13, первьй 9 и четвертый 12 элементы задержки. Через элемент И 8, первый 6, второй 7 элементы ИЛИ, третий 11 элемент задерж- ки этот сигнал подаетс на вход выборки накопител 1. Этот же сигнал с выхода первого 6 элемента ИЛИ поступает на третий управл ющий вход счетчика-регистра 2, увеличива его содержимое на единицу. При этом формируетс адрес чейки, соответствующий обращению к последней трети накопител 1. Считанна при третьем
второго обращени обеспечивает оператору информацию о наличии неисправности в одной из третей накопител 1 а состо ние информации на выходах 20
25 после второго обращени позвол ет локализовать ошибку с точностью до разр да.
Таким образом, в предлагаемом устройстве в отличие от устройстваЗС прототипа накопитель 1 используетс в полной мере.
Claims (1)
- Формулаизобретени:35 Запоминающее устройство с резервированием , содержащее накопитель, выходы которого соединены со счетными входами контрольного регистра, выход первой группы которого вл ютс ин- 40 формационными выходами устройства, а выходы второй группы - выходал ш неисправных разр дов устройства и подключены к информационным входам форг- Шровател сигнала ошибки, первый 45 и второй выходы которого вл ютс соответственно выходами разрешени счи- тьшани и ошибки устройства, первый и второй синхровходы формировател сигнала ошибки соединены соответст- 50 венно с выходами второго элемента задержки и элемента И, первый и второй входы которого подключены соответственно к второму выходу формировател сигнала ошибки и к выходу четвертого 55 элемента задержки, вход которого соединен с выходом первого элемента задержки и с первым входом первого .элемента ИЛИ, второй вход и выход которого подключены соответственнок выходу элемента И и первому входу второго элемента ИЛИ, второй вход которого соединен с входом первого элемента задержки и выходом п того элемента задержки, вход которого подключен к входу сброса контрольного регистра и формировател сигнала ошибки и вл етс входом обращени устройства , выход второго элемента ШМ соединен с входом третьего элемента задержки, выход которого подключен к входу выборки накопител , отличающеес тем, что, с целью/б 2079176увеличени информационной емкости устройства, в него введены умножитель на три и счетчик-регистр, причем входы умножител на три вл ютс адресными входами устройства, а выходы умножител на три соединены с информационными входами счетчика-регистра, выходы которого подключены к адресным 10 входам накопител , а входы сброса установки и счета соединены соответственно с входом обращени устройства , выходом п того элемента задержки и выходом первого э гемента ИЛИ.18
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874233082A SU1437917A1 (ru) | 1987-04-20 | 1987-04-20 | Запоминающее устройство с резервированием |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874233082A SU1437917A1 (ru) | 1987-04-20 | 1987-04-20 | Запоминающее устройство с резервированием |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1437917A1 true SU1437917A1 (ru) | 1988-11-15 |
Family
ID=21299578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874233082A SU1437917A1 (ru) | 1987-04-20 | 1987-04-20 | Запоминающее устройство с резервированием |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1437917A1 (ru) |
-
1987
- 1987-04-20 SU SU874233082A patent/SU1437917A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 951406, кл. G 11 С 29/00, 1980. Авторское свидетельство СССР № 1188784, кл. G 11 С 11/00, 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4371949A (en) | Time-shared, multi-phase memory accessing system having automatically updatable error logging means | |
GB1536853A (en) | Data processing read and hold facility | |
US4512012A (en) | Time-switch circuit | |
KR860000594A (ko) | 버퍼기억장치용 태그 제어회로 | |
US5434871A (en) | Continuous embedded parity checking for error detection in memory structures | |
SU1437917A1 (ru) | Запоминающее устройство с резервированием | |
RU2054710C1 (ru) | Многопроцессорная управляющая система | |
US3618028A (en) | Local storage facility | |
EP0658844B1 (en) | Central processing unit using dual basic processing units and verification using accumulated results comparison | |
RU2024969C1 (ru) | Запоминающее устройство с резервированием | |
SU1278984A1 (ru) | Резервированное запоминающее устройство | |
SU849219A1 (ru) | Система обработки данных | |
SU809404A1 (ru) | Устройство дл контрол блоковпОСТО ННОй пАМ Ти | |
JPS5840211B2 (ja) | キオクソウチセイギヨホウシキ | |
RU1837364C (ru) | Оперативное запоминающее устройство с коррекцией ошибок | |
SU1164790A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1034208A1 (ru) | Резервированное запоминающее устройство | |
SU982095A1 (ru) | Буферное запоминающее устройство | |
SU970480A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1478340A1 (ru) | Устройство дл контрол р-кодов Фибоначчи | |
SU1137538A1 (ru) | Резервированное оперативное запоминающее устройство | |
SU1091226A1 (ru) | Оперативное запоминающее устройство | |
SU1005060A2 (ru) | Устройство дл контрол информационного тракта "запоминающее устройство команд-процессор | |
SU1188784A1 (ru) | Запоминающее устройство с самоконтролем | |
SU476605A1 (ru) | Запоминающее устройство с автономным контролем |