SU476605A1 - Запоминающее устройство с автономным контролем - Google Patents

Description

1

Известно ЗУ с автоиомным контролем, содержащее накопитель, подключенный к регистру адреса и через первую и вторую группы схем «И к регистрам числа, блок обнаружепи  неисправности, один вход которого соединен с дополнительными разр дами выходного регистра числа, информационные разр ды которого подключены к одним входам третьей группы схем «И, и блок управлени .

Однако в таком ЗУ число дополнительных разр дов и, особенно специальной аппаратуры резко увеличиваетс  при увеличепии допустимого числа неисправных запоминающих элементов в  чейке накопител  (включа  дополнительные разр ды). Число неисправных  чеек в накопителе бывает сравнительно невелико и часто составл ет доли процента от общего числа  чеек. Оно достигает максимума при изготовлении первых экземпл ров накопител  и уменьшаетс  по мере улучшени  технологии изготовлени  накопител , поэтому применение самокорректирующих кодов и св занное с этим увеличение количества добавочного оборудовани  оказываетс  во многих случа х экономически нецелесообразным.

Описываемое устройство отличаетс  от известного тем, что оно содержит блок повторени  цикла и блок выделени  адреса, входы которого подключены соответственно к выходам основных разр дов выходного регистра

2

числа, блока обнаружени  неисправности и блока управлени , а выход - ко входу регистра адреса. Выход блока обнаружени  неисправности соединен с другими входами третьей группы схем «И, входом блока управлепи  и ОлТ.ним из входов блока повторепи  цикла, другой вход которого подключен к блоку управлени , а выход - к другому входу блока обнаружени  неисиравиости и блоку управлени .

Это позвол ет упростить устройство и иовысить его надежность.

Блок-схема ЗУ изображена на чертеже.

Устройство содерлчит накопитель 1 с дополнительными разр дами 2, блок управлени  3, регистр адреса 4, выходной регистр числа 5 с информационными 6 и дополнптельными 7 разр дами, входной регистр числа 8, первую группу схем «И 9, вторую группу схем «И 10, блок обнаружени  иеисправиости 11, состо щий из схемы выделени  признака неисправной  чейкп 12 и схемы фиксировапн  неисправности 13, блок выделени  адреса 14, блок повторе11 1  цикла 15 и третью группу схем «И 16.

Входы блока 14 подключены соответственно к выходам основных разр дов 6 регистра числа 5, блоков 11 и 3, а выход - ко входу регистра адреса 4. Выход блока 11 соелТ,инен с одними из входов третьей группы схем «И

16, входом блока 3 и одним из входов блока 15, другой вход которого подключен к блоку уиравленн , а выход - к блокам 3 и 11.

Введенные в устросйтво блоки 14 и 15 используютс  следующим образом. С помощью дополиительиых разр дов 2 мет т все ненснравиые  чейки накопител  1. Дл  этого используют либо одии иолностью годиый разр д (при его наличии в иакопителе), либо несколько разр дов, содержаи1,их иеисиравные запоминающие элементы и составл ющих в совокупиости иолиостью годиый разр д. В каждую иеисправиую  чейку записывают каким-либо избыточным кодом так называемый «адрес переадресации, т. е. адрес исправной  чейки, в которой хранитс  требуема  дл  ЦВМ информаци . При обращении к устройству по призиаку пеисправиости, хран щемус  в дополиительных разр дах, из кода, считанного из иеисправной  чейки, восстанавливают код «адреса переадресации. Наиример, если «адрес переадресации записать, повторив его нечетное колнчество раз, сколько иозвол ет разр дность  чейки, т. е. в виде

... а а,а... а ... .. .а . .,

2/fe-fl

1

где aia2...ap - двоичное представление «адреса переадресации,

с тем, чтобы потом выделить его по мажоритарному принципу, то число неисправных заиомииающих элементов в  чейке не должно превыщать k.

Любое обращение к ЗУ начинаетс  со считывани . По коду адреса, поданному на регистр адреса 4, и сигналу запуска, поступивщему на вход блока управлени  3, происходит считывание информации из накопител  1 и его дополнительных разр дов 2 на регистр числа 5. При отсутствии признака неисправной  чейки схема фиксировани  неиснравиости 13 разрешает выдачу информации с регистра числа 5 через группу схем «П 16, блокирует работу блока выделени  адреса 14 и блока повторепп  цикла 15, и не оказывает вли ни  на работу блока управлени  3. В этом случае устройство работает как обычно, нсключа  то, что код числа при заииси постуиает в накопнтель 1 через группу схем «И 9 с регистра числа 8. Если же ироизощло обращение к неисправной  чейке накопител  1, схема |фиксировани  неиснравиости 13 запреHj ,aeT выдачу кода с регистра числа 5 через группу схем «И 16, открывает входы блока выделени  адреса 14 дл  приема кода с регистра числа 5, подготавливает к работе блок повторепп  цикла 15 п переводит блок управлени  3 в режим регенерации независимо от

режима обращени  к устройству. Код, считанный из иакопител  1 на регистр числа 5, поступает с последиего в блок выделени  адреса 14, где из него выдел етс  код «адреса переадресации . Одновременно этот код через груииу схем «И 10 заиисываетс  обратно в накопитель 1. По окончании цикла работы ЗУ блок уиравлени  3 передает код «адреса цереадресации с блока выделени  адреса 14 на

регистр адреса 4 и зануекает блок иовторенн  цикла 15. Сигналы с последнего поступают на вход блока управлени  3 и осуществл ют иовторное обращение к устройству, блокиру  на все врем  цикла работу схемы выделени  признака неисправной  чейки 12.

При повторном обращении устройство работает аналогичио.

Во всех случа х обращени  к любой  чейке накопител  1 код, считанный с донолнительных разр дов 2 на регистр 5, перезаписываетс  в дополнительиые разр ды 2 через группу схем «И 10.

Дл  тестовой проверки накопител  1 и дополнительных разр дов 2 и записи кода, содержащего в себе «адрес переадресации, в неисправные  чейки накопител  1 и кода, хран щего признак неисправной  чейки, в дополнительные разр ды 2, на вход схемы выделени  призиака неисправной  чейки 12 подаетс 

впещний сигнал, который запрещает его работу . Эти коды занисываютс  через регистр числа 8 и группу схем «И 9.

Предмет изобретени 

Запоминающее устройство с автономным контролем, содержащим накопитель, подключенный к регистру адреса и через первую и вторую груииу схем «И к регистрам числа,

блок обнаружени  неисправности, один вход которого соединен с дополнительными разр дами выходного регистра числа, информационные разр ды которого подключены к одним входам третьей груииы схем «И, и блок управлени , отличающеес  тем, что, с целью упрощени  устройства и повыщени  его надежности, оно содержит блок повторени  цикла и блок выделени  адреса, входы которого нодключены соответственно к выходам

основных разр дов выходного регистра числа, блока обнаружени  неисиравности и блока уиравлени , а выход - ко входу регистра адреса; выход блока обнаруженн  неисправности соединен с другимп входами третьей группы

схем «И, входом блока управленн  и одним из входов блока повторени  цикла, другой вход которого подключен к блоку управлени , а выход - к другому входу блока обиаружепп  неисправности и блоку управлени .