SU754485A1 - Запоминающее устройство с автономным контролем - Google Patents

Description

1

Изобретение может быть использовано в устройствах хранения информации, предназначенных главным образом для выполнения отладок программ.

Известно ЗУ, содержащее основной и дополнительный блоки памяти, блок управления, адресные и разрядные цепи, регистр слова, блоки помехоустончи'вого кодирования и декодирования и регистр мощности корректирующего к ода [1].

Работа этого устройства основана на применении помехоустойчивых корректирующих кодов, мощность которых зависит от характера отказов.

Недостаток этого устройства определяется необходимостью корректировки -не только кодов, поврежденных помехой (типа сбоя) но и систематической корректировкой кодов тех адресов, в которых заведомо содержатся ошибки, т.е, отказавших. Это 'приводит к значительным потерям времени при обращении. Использование в качестве дополнитель-·.

2

ного блока памяти ассоциативного ЗУ частично устраняет этот недостаток, но . приводит к значительному усложнению оборудования и неустойчивости к ошибкам в адресных цепях основного нако⁵ пителя.

Из известных устройств наиболее близким техническим решением к изобретению является ЗУ с автономным контролем, содержащее накопители, регистр адреса, блок контроля, блок управления, счетчик, группы элементов И, группу элементов ИЛИ, элементы НЕ и ИЛИ. Одни входы элементов И первой и второй групп подключены к выходам регистра адреса, другие входы - соответственно к первому выходу блока управления и выходу первого элемента ИЕ, вход которого соединен с первым выходом блока управления, второй выход которого соединен с одним нз входов первого элемента ИЛИ, а первый вход - с выходом второго элемента ИЛИ и входом второго элемента

75448(

4

НЕ, Выходы первого и второго накопителей подключены соответственно к одним из входов элементов И третьей и четвертой групп, друг’ие входы которых соединены соответственно с выходами второго элемента НЕ и второго элемента ИЛИ, а выходы - со входами элементов ИЛИ группы, выходы которых, а также выходы элементов И четвертой группы соединены соответственно с одними из входов первого и второго накопителей, другие входы которых подключены к выходам элементов И первой и второй групп и выходам первого элемента ИЛИ и третьего элемента НЕ, вход которого соединен с одними ' из выходов элементов ИЛИ второй группы. Выходы первого накопителя подклю-. чены ко входам блока контроля, выход которого соединен с одним из входов второго элемента ИЛИ и входом счетчика, первый и второй выходы которого подключены соответственно ко второму входу блока управления и к одним из входов третьего накопителя, другие входы которого соединены с выходами регистра адреса [2]... .

Работа этого устройства основана на запоминании адресов неисправных ячеек, обращение к которым вызывает автоматическую переадресацию к резервному накопителю. Однако указанные адреса формируются не только при наличии отказов, но и при разовых сбоях. Кроме того, при неисправности адресных цепей 'основного накопителя, вызывающих отказы целого массива, все конкретные адреса массива должны запоминаться в ассоциативном накопителе. В итоге это приводит к снижению быстродействия, так как, во-первых, исключаются из обращения исправные ячейки с разовым отказом типа сбоя и, во-вторых, существенно увеличивается емкость ассоциативного накопителя.

Целью изобретения является повышение быстродействия .ЗУ.

Поставленная цель достигается тем, что ЗУ содержит дополнительный счетчик, дешифратор, .логический блок, дополнительный элемент ИЛИ, регистры адресов неисправных ячеек памяти, схемы сравнения, пятую группу элементов И и регистры масок. Вход дополнительного счетчика подключен ко второму выходу счетчика, а выход соединен со входом дешифратора. Выходы дешифратора подключены к одним из входов регистров

10

15

20

25

30

35

40

45

50

55

адресов неисправных ячеек памяти и регистров масок, другие входы которых соединены с выходами логического блока, входы которого подключены соответственно к выходам третьего накопителя и второму выходу счетчика, Входы схем сравнения подключены соответственно к выходам регистров адресов неисправных ячеек памяти и элементов И пятой группы, входы которых соединены с выходами регистра адреса и регистров масок. Выходы схем сравнения подключены ко входам дополнительного элемента ИЛИ, выход которого соединен с другими входами первого и второго элементов ИЛИ,

На чертеже изображена структурная схема предложенного ЗУ.

ЗУ содержит первый накопитель ' 1 (основной), второй накопитель 2 (резервный) , блок управления 3, блок контроля4, регистр адреса 5, первую 6, вторую 7, третью 8 и четвертую 9 группу элементов И, группу элементов ИЛИ 10, счетчик 11, служащий для счета сбоев, дополнительный счетчиК 12, служащий для счета регистров адресов неисправных ячеек памяти, дешифратор 13, логический блок 14, третий накопитель 15, представляющий блок стековой памяти, регистры адресов неисправных ячеек масок 18, пятую группу элементов И 19, первый 20, второй 21 и третий 22 элементы НЕ, дополнительный элемент ИЛИ 23, первый 24 и второй 25 элементы ИЛИ.

Одни входы элементов ИЛИ 24 и 25 подключены соответственно к одному из выходов блока 24 и выходу блока 4,а другие - к выходу элемента ИЛИ 23. Первый выход счетчика 11 подключен к одному из' входов накопителя 15. Вход счетчика 12 подключен ко второму выходу счетчика 11, а выход соединен со входом дешифратора, выходы которого подключены к одним из входов регистра 16 и регистров 18, другие входы которых соединены с выходами блока 14, Входы блока 14 подключены соответственно к выходам накопителя 15 и второму выходу счетчика' 11. Входы схем сравнения 17 подключены соответственно к выходам регистров 16 и элементов И 19, входы которых соединены с выходами регистра 5 и регистров 18. Выходы схем сравнения 17 подключены ко входам элемента ИЛИ 23.

Устройство работает следующим образом.

Начальная информация записывается

одновременно в накопители 1 и 2. При

считывании информации по заданному адресу из накопителя 1 проходит ее ре- , генерация, через элементы И 8 и элементы ИЛИ 10. Перезапись происходит в случае, если на выходе блока контроля 4 отсутствует сигнал сбоя, тогда элементы И 8 открыты сигналом с выхода элемента ИЛИ 21.

Если блок контроля 4 по выбранному (адресу выдает сигнал сбоя, то элементы <₀ И 8 закрываются и открываются элементы И 9. Сигнал с выхода блока контроля 4 поступает через элемент ИЛИ 25 на вход блока управления 3, который обеспечивает подачу внешнего сигнала ,5 приостанова обращения, что не позволяет менять адрес в регистре адреса 5, закрывает элементы Иби открывает через элемент НЕ 20 элементы И 7.

На входы элементов ИЛИ 10 информация поступает из накопителя 2, так как • блок управления 3 одновременно запрещает обращение к накопителю 1 и разрешает обращение через элемент ИЛИ 22 к накопителю 2, отказ которого приво- 25 дит к отказу всего устройства.

Сигнал с выхода блока контроля 4 поступает на вход счетчика 11. •Счетчик 11 является одновременно указателем адреса накопителя 15, в который ₃θ адреса неисправных ячеек с выхода регистра 5 записываются. Число ячеек накопителя 15 равно информационной емкости счетчика 11. При заполнении накопителя 15 происходит переполнение счетчика 11, сигнал с которого посту- , пает на вход счетчика 12. По сигналу переполнения счетчика 11 блок управления 3 выдает сигнал считывания информации из накопителя 15, которая последовательно поступает на блок 14.

Блок 14 сравнивает поразрядно каждое поступившее число с предыдущим, т. е. сравнивает все адреса неисправных ячеек, накопленные в накопителе 15, и ₄₅ в итоге на одних выходах, связанных с входами регистра 16, формируется адрес, в каждом разряде которого единица будет только в случае совпадения единиц в этом разряде во всех'накоплен- ₅θ ных адресах неисправных ячеек.

На других выходах блока 14, связанных с входами регистров масок 19, формируется содержимое маски таким образом, что единица образуется только в тех раз- ₅₅ рядах, где происходит несовпадение информации по каким-либо адресам. В боль'шинстве практических случаев информационное содержимое маски не является

инверсией содержимого регистра , 16, так

как при формированзш маски исключаются

разряды,, в которых происходит совпадение не только логических единиц, нс и

логических нулей.

В итоге в каждом из регистров 16 хранится информация, соответствующая обобщенному адресу неисправной ячейки, а в разрядах регистров 19 масок - информация, соответствующая тем разрядам, по которым следует производить сравнение с содержимым регистра 5 адреса.

В случае совпадения кода текущего адреса с кодом адреса неисправной ячейки по, разрешенным 'разрядам срабатывает соответствующая схема сравнения 17, которая через элемент ИЛИ 23 и элемент ИЛИ '24 запрещает обращение к накопителю 1 и разрешает обращение к накопителю 2, а через элемент ИЛИ 25 разрешает производить перезапись по данному адресу из накопителя 2. Таким образом, исключаются непроизводительные потери времени.на обращение по адресам заведомо неисправных ячеек накопителя 1,

При этом исключаются адреса ячеек, произвольно расположенных в накопителе 1, т.е. учитываются неисправности практически любого узла адресной части накопителя. Например, если неисправна оконечная ступень дешифратора, то исключается нз обращения целиком соответствующая страница накопителя.

Claims (2)

1. Формула изобретения

   Запоминающее устройство с автономным контролем, содержащее накопители, регистр адреса, блок контроля, блок управления, счетчик,группы элементов И, группу элементов ИЛИ, элементы НЕ и ИЛИ, причем одни входы элементов И первой и второй групп подключены к выходам регистра адреса, другие входы соответственно к первому выходу блока управления и выходу первого элемента НЕ, вход которого соединен с первым выходом блока управления, второй выход которого сеодинен с одним из входов первого элемента ИЛИ, а первый вход с выходом второго элемента ИЛИ и входом второго элемента НЕ, выходы первого и второго накопителе]: подключены соответственно к одним из входов элементов И третьей и четвертой групп , другие входы которых соединены соответственно с выходах!;! второго элемента НЕ и второго элемента ПЛИ, а выход - со входами элементов ИЛИ группы, выходы которых, а также выходы элементов И

   7

   754485

   8

   четвертой группы, соединены соответственно с одними из входов первого и второго накопителей, другие вх^ды которых подключены к выходам элементов И первой и второй групп и выходам первого элемента ИЛИ и третьего элемента НЕ, вход которого соединен с одними из выходов элементов ИЛИ второй группы, выходы первого накопителя подключены ко входам блока контроля, выход которого соединен с одним из входов второго элемента ИЛИ 51 входом счетчика, первый и второй выходы которого подключены соответственно ко второму входу блока управления и к одним из входов третьего накопителя, другие входы которого соединены с выходами регистра адреса, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит дополнительный счетчик, дешифратор, логический)' блок, дополнительный элемент ИЛИ, регистры адресов неисправных ячеек памяти, схемы сравнения, пятую группу элементов И и регистры масок, причем вход дополнительного счетчика подключен ко второму выходу счетчика, а выход соединен со

   входом дешифратора, выходы дешифратора'

   подключены к одним из входов регистров адресов неисправных ячеек памяти

   и регистров масок, другие входы кото₅ рых соединены с выходами логического блока, входы которого подключены соот 'ветственно к выходам третьего накопителя и второму выходу счетчика, входы схем сравнения подключены соотЮ ветственно к выходам регистров адре• сов неисправных ячеек памяти и элементов И пятой группы, входы которых соединены с выходами регистра адреса и регистров масок, выходы схем сравне,5 ния подключены ко входам дополнительного элемента ИЛИ, выход которого соединен с другими входами первого и второго элементов ИЛИ.
2. 2о