SU936033A1 - Запоминающее устройство с автономным контролем - Google Patents

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ

1

Изобретение относитс  к вычислительной технике и может быть использовано при проектировании и создании блоков пам ти ЭВМ, выполненных на функциональных узлах с большой степенью интеграции.

Известно запоминающее устройство с автономным контролем, содержащее адресный накопитель, ассоциативный и дополнительный накопители с адресными и разр дными цеп ми. В этом ЗУ отказавша   чейка адресного накопител  подмен етс   чейкой дополнительного накопител , а адрес такой  чейки хранитс  в ассоциативном накопителе 1.

Недостатком известного такого ЗУ  вл етс  то, что .уже при единственном отказе в  чейке адресного накопител  необходима друга   чейка дополнительного накопител .

Наиболее близким по техническому рей1ению к предложенному  вл етс  запоминающе ,е устройство с автономным контролем, содержащее адресный блок пам ти, соединенный с первым ассоциативным блоком пам ти, второй ассоциативный блок пам ти, один из входов которого соединен с первым входом адресного блока пам ти, блок управлени , выходы которого подключены к управл ющим входам ассоциативных блоков пам ти , первый и второй коммутаторы и дешифратор , причем входы первого коммутатора подключены соответственно к первому

выходу дешифратора и к выходу адресного блока пам ти, а выход - к другому входу второго ассоциативного блока пам ти, выходы которого соединены с входом дешифратора и одним из входов второго коммутатора, другой вход которого подключен к второму входу дешифратора, а выход - к второму входу адресного блока пам ти 2. В этом устройстве при обнаружении отказа в какой-либо  чейке блок управлени  определ ет кратность ошибки и .в зависимости от характера отказа адрес неработоспособной  чейки и номера отказавших разр дов фиксируютс  во втором ассоциативном блоке пам ти или адрес неработоспособной  чейки записываетс  в аргументной

20 части первого ассоциативного блока пам ти. Недостатком известного устройства  вл етс  его сложность дл  .реализации двух ассоциативных блоков пам ти, а таКже большое число дополнительных разр дов во втором ассоциативном блоке пам ти дл  хранени  номеров отказавших разр дов. Кроме того, в первом ассоциативном блоке пам ти часть разр дов используетс  дл  хранени  информации работоспособных разр дов адресного блока пам ти, так как если количество неработоспособных разр дов  чейки основного блока пам ти больше т, где m определ ют из неравенства ш (1 + 1о§2п), (п - количество разр дов слова), то эта  чейка полностью подмен етс   чейкой первого ассоциативного блока пам ти. Цель изобретени  - упрощение устройПоставленна  цель достигаетс  тем, что в запоминающее устройство с автономным контролем, содержащее ассоциативный накопитель , одни информационные входы которого подключены к выходам первого коммутатора , выходы - к одним входам второго коммутатора, а другие информационные входы ассоциативного накопител  подключены к входам адресного блока и  вл ютс  адресными входами устройства, матричный накопитель, адресные входы которого подключены к выходам адресного блока, а информационные входы-выходы - к одним входам-выходам усилителей записи-считывани , первый регистр слова, входы-выходы которого подключены к другим входам-выходам усилителей записи-считывани , одни выходы второго коммутатора подключены к одним входам первого регистра слова, другие входы которого  вл ютс  информационными входами устройства, одни входы первого коммутатора подключены к одним выходам первого регистра слова, другие выходы которого  вл ютс  выходами устройства , блок управлени , введены второй регистр слова, входы которого подключены к выходам усилителей записи-считывани , а выходы - к другим входам первого и второго коммутаторов. На чертеже изображена блок-схема изобретени . Устройство содержит адресный блок пам ти 1, состо щий из адресного блока 2, матричного накопител  3, первого регистра 4 слова, второй регистр 5 слова, усилители 6 записи-считывани , ассоциативный накопитель 7, который имеет функциональную часть 8 дл  размещени  содержимого отказавщих разр дов и аргументную часть 9 дл  запоминани  отказавших  чеек адресного блока пам ти. Выход блока .управлени  10 подключен к управл ющим входам адресного блока пам ти 1 и ассоциативного блока пам ти 7, входы первого коммутатора 11 подключены соответственно к выходам регистров 4 и 5, а выход - к входу ассоциативного блока пам ти 7. Выход ассоциативного накопител  7 соединен с входом второго коммутатора 12, другой вход которого подключен к выходу регистра 5 слова, а выход - к входу регистра 4. Кроме того, вход регистра 5 слова соединен с выходом ус.нлителей 6 записи-считывани . Адрес на адресные входы 13 устройства , записьшаемое слово - на информационные входы 14, а считываемое - на информационные входы 15. Устройство работает следуюшим образом. В паузах между внешними обраш,ени ми блок 10 управлени  производит контроль исправности  чеек адресного блока пам ти 1. При обнаружении неисправности в какойлибо  чейке блок 10 управлени  определ ет кратность ошибки и записывает адрес неисправности  чейки в аргументную часть 9 ассоциативного накопител  7, причем кратность ошибки соответствует количеству разр дов функциональной части 8. При обращении к запоминающему устройству по адресу, установленному на входах 13, происходит одновременное обращение как к адресному блоку 1, так и к ассоциативному йакопителю 7. При выполнении записи данные с входов 14 поступают на регистр слова 4, и далее пр мой код этого слова через усилители 6 записи-считывани  заноситс  в матричный накопитель 3 по адресу, зафиксированному в адресном блоке 2. Если при ассоциативном поиске накопител  7 не обнаружен адрес, совпадающий с содержимым блока 2, то в блок 2 поступает новый адрес и осуществл етс  запись очередного слова. Если же при ассоциативном поиске в накопителе 7 обнаружен адрес обращени , то записываемое слово поступает также на коммутатор 11. Далее происходит считывание из матричного накопител  3 записанного слова на регистр 5 слова, реализованного на триггерах со счетным входом. Затем происходит запись с регистра 4 слова обратного кода того же числа в матричный накопитель 3 и считывание обратного кода на регистр 5 слова, причем сигналы с усилителей 6 записи-считывани  поступают на счетные входы триггеров регистра 5 слова. Таким образом, в каждом разр де регистра 5 слова происходит суммирование по модулю два значени  разр да записываемого слова. При отсутствии отказавщих разр дов в  чейке накопител  3 значени  всех разр дов регистра 5 будут равны единице. В разр дах регистра, соответствующих отказавшим разр дам  чейки накопител  3, будут записаны нули. Сигналы с выходов этих разр дов поступают на вход коммутатора 11, и в функциональную часть 8 накопител  7 занос тс  истинные значени  разр дов записываемого слова, соответствующих неисправным разр дам  чейки, а в матричный накопитель/ 3 записываетс  снова пр мой .код слова УС регистра 4 слова.

В режиме чтени  по адресу, наход щемус  в адресном блоке 2, происходит выборка содержимого  чейки матричного накопител  3 на регистры 4 и 5 слова через усилители 6. Одновременно происходит ассоциативный поиск аналогичного адреса в накопителе 7. При отсутствии сравнени  адресов значение слова на регистре 4 слова считаетс  истинным и поступает на выходы 15.

Если в накопителе 7 есть искомый адрес, то по тому же самому адресу осуществл етс  запись- обратного кода слова с инверсных выходов регистра 4 и считывание его на регистр 5 слова через усилители 6. Причем при считывании обратного кода сигналы с усилителей 6 записи-считывани  поступают на счетные входы регистра 5. Вновь происходит суммирование по модулю два значений поступающих сигналов и значений разр дов регистра 5. Таким образом, значени  разр дов регистра, соответствующих отказавшим разр дам  чейки, равны нулю. Сигналы с выходов этих разр дов поступают на коммутатор 12 н управл ют выдачей содержимого функциональной части 8 ассоциативного накопител  7 на соответствующие разр ды регистра 4 слова. Истинное значение считанного слова выдаетс  .на выходы 15.

Таким образом, в предлагаемом устройстве не требуетс  дополнительных разр дов дл  запоминани  номеров отказавщих разр дов , в ассоциативном блоке пам ти хранитс  содержимое только-неисправных разр дов блока пам ти. Кроме того, в устройстве отсутствует второй ассоциативный блок пам ти и дешифратор.

Claims (2)

1.Самофалов К. Г. и др. Структурно0 логические методы повышени  надежности

ЗУ. М., «Машиностроение, 1976, с. 84.

2.Авторское свидетельство СССР по за вке № .2600719/18-24, кл. G 11 С 29/00, 1979 (прототип).