SU1367046A1 - Запоминающее устройство с контролем цепей обнаружени ошибок - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники, в частности к запоминающим устройствам. Цель изобретени  - упрощение и повьшение разрешающей способности устройства при локализации неисправностей. Устройство содержит регистр 1 данных, регистр 2 контрольной информации, шифратор 3, блок 4 сравнени , дешифратор 5, блок 6 пам ти, адресуемый буферный регистр 7 и блок 8 управлени . 1 Ш1.

Description

со

Од

о

4 О5

Изобретение относитс  к вычислительной технике и может быть использовано в качестве запоминающего устройства в вычислительных машинах

Цель изобретени  - упрощение и повышение разрешающей способности устройства при локализации неисправностей .

На чертеже изображена структурна  схема запоминающего устройства с обнаружением ошибок.

Устройство содержит регистр 1 данных, регистр 2 контрольной информации , шифратор 3, блок 4 сравнени , дешифратор 5, блок 6 пам ти, адресуемый буферный регистр 7, блок 8 управлени , индикаторный выход 9, информационный выход 10, адресный вход 11, информационный вход 12, управл ющий вход 13.

Шифратор 3 вырабатывает контрольные разр ды корректирующего кода, например кода Хемминга.

В качестве адресуемого буферного регистра 7 может быть использована микросхема К 589ИР12. .

Устройство работает следующим образом .

При.записи в одну из  чеек блока 6 пам ти по адресному входу 11 устройства поступает адрес выбранной  чейки. Блок 8 управлени  вырабатывает необходимую последовательность сигналов записи о Поступаюш 1е по информационному входу 12 сигналы записываютс  в регистр 1, а с его выхода переписываютс  в адресную .  чейку блока 6 пам ти, а также поступают на вход шифратора 3. На выходе шифратора 3 по вл ютс  контрольные разр ды кода, которые также записываютс  в адресуемую  чейку блока 6 пам ти.

При записи информации в регистр 7 на адресном входе 11 устройства по вл етс  адрес регистра 7. Информаци  из регистра 1 записываетс  в регистр 7. Контрольные разр ды кода, выработанные шифратором 3, никуда не записываютс  и пропадают.

При считывании информации из какой-либо  чейки блока 6 на его адресный вход поступает адрес выбранной  чейки. Блок В упра влени  вырабатывает последовательность сигналов считывани , которые управл ют работой блока 6. Записанна  в выбранной  чейке 6 информаци  считываетс  в регистры 1 и 2, причем в регистр 1

0

5

0

5

0

5

0

5

0

5

поступает информаци , ранее записанна  в  чейку блока 6 из регистра 1, а в регистр 2 - ранее записанна  в  чейку с выхода шифратора 3. Из записанной в регистр 1 информации шифратор 3 вновь формирует пpoвepqчныe разр ды, которые поступают на вход блока 4 сравнени  При совпадении их с проверочными разр дами, наход щимис  в регистре 2, блок -4 сравнени , а за ним дешифратор 5 вырабатывают сигналы, соответствующие наличию безошибочной информации на выходе 9 устройства.

Йри несовпадении проверочных разр дов дешифратор 5 выдает на выход 10 устройства сигнал, по которому определ етс  информационньш разр д или разр ды) на выходе 9 устройства, содержащий ошибочную информацию.

8частности, в классическом коде Хемминга двоична  запись информации на выходе дешифратора 5 соответствует номеру ошибочного разр да.

Эта ошибка может быть вызвана как сбо ми и отказами элементов блока 6, так и отказами цепей обнарз ени  ошибок. После описани  особенностей считывани  информации из регистра 7 будет показано, как производитс  ло- . кализаци  отказао

. При чтении информации из регистра 7 на адресном-входе 11 устройства генерируетс  его адрес.. Информаци  из. регистра 7 переписывае тс  в- регистр 1 и в регистр 2. Так как регистр 7 содержит меньше разр дов, чем  чейки блока 6, информаци  с его выходов полностью заполн ет регистр 2 и лишь частично регистр 1. Остальные разр ды регистра 1 заполн ютс  нул ми Далее процесс идет аналогично процессу, считывани  информации из  чейки блока 6.

Ошибки блока 6 достаточно просто отдел ютс  . от ошибок цепей коррекции . Дл  этого достаточно последовательно записать и считать одинаковую информацию в различные  чейки блог ка 6. Неизменность ошибки говорит о неисправности цепей коррекции, в противном случае имеет место отказ в  чейках блока 6..

Дл  локализации отказа в цеп х коррекции в регистр 7 записываетс  нулева  информаци . При чтении этой информации из регистра 7 на выходе

9устройства должна быть информаци .

состо ща  из нулей о В противном случае произошел отказ в регистре 7 или в регистре 1. Если теперь записать и считать информацию, состо щую из нулей, в одну из  чеек блока 6, от- сутствие нулевой информации на выходе 9 устройства г оворит об отказе в информационном регистре, наличие - об отказе в регистре 7. Данную процедуру повтор ют дл  информации, -состо щей только из единиц. При правильной работе регистра 7 и регистра 1 на выходе 9 устройства должны быть единицы в тех разр дах, входы информационного регистра которых св заны с выходами разр дов регистра 7, и нули - в остальных разр дах

При правильной работе регистра 7 и регистра 1 провер ютс  шифратор 3, регистр 2, блок 4 сравнени  и дешифратор 5,

Если при чтении информации, состо щей из нулей и записанной в регистр 7, на выходе 10 устройства по вл етс  сигнал, указывающий на ошибку в каком-либо разр де выхода 9 устройства, провер етс  работа дешифратора 5, блока 4 сравнени , шифратора 3 и регистра 2. Дл  этого в регистр 7 последовательно записываетс  и считываетс  информаци  такого вида, чтобы при чтении из регистра 7 в регистр 1 заносились только нули, а информаци  в регистре 2 измен лась от цикла к циклу. Если при этом подобрать такую комбинацию, что на выходе дешифратора 5 по вл етс  сигнал отсутстви  ошибки, неисправен шифратор 3 или входные, цепи блока 4 сравнени  со стороны шифратора 3 Б противном случае в регистр 7 последовательно записываетс  и считываетс  така  информаци , чтобы при чтении из регистра 7 в регистр 2 посто нно заносились нули , а в регистре 1 информаци  измен лась от цикла к циклу. Если удастс  подобрать такую комбинацию, что на выходе дешифратора 5 по витс  сигнал отсутстви  ошибки, неисправен регистр 2 или входные цепи блока 4 сранени  со стороны регистра 2, Если не неисправен дешифратор 5 или выходные цепи блока 4 сравнени .

Данную процедуру проверки повтор ют , замен   нули единицами.

Таким образом, в описанном устройстве одиночные отказы типа кон 1367046 . 4

стантного нул  или константной единицы локализуютс  с точностью до двух функциональных блоков в худшем случае .

0

5

0

5

0

5

0

Claims (1)

1. Формула изобретени 

   Запоминающее устройство с контролем цепей обнаружени  ошибок, содержащее регистр данных, регистр контрольной информации, шифратор, блок сравнени , дешифратор, блок пам ти - и блок управлени , причем вькоды регистра данных соединены с входами шифратора и входами информационных разр дов блока пам ти и  вл ютс  информационными вькодами устройства, выходы пшфратора соединены с первой группой входов блока сравнени  и входами контрольных разр дов блока пам ти, выходы информационных разр дов блока пам ти соединены с первой группой входов регистра данных, выходы контрольных разр дов блока пам ти подключены к входам регистра контрольной информации, выходы которого подключены к второй группе входов блока сравнени , выход блока сравнени  подключен к входу дешифратора , выход .которого  вл етс  индикаторным выходом устройства, адресный вход блока пам ти  вл етс  адресным входом устройства, втора  группа входов регистра данных  вл етс  информационными входами устройства , первый и второй выходы блока управлени  подключены соответственно к входу обращени  и входу записи-чтени  блока пам ти, вход запуска блока управлени   вл етс  управл ющим входом устройства, о т л и

   упрощени  и повьш1ени  разрешающей способности устройства при локализации неисправностей, в него введен адресуемый буферный регистр, входы разр дов которого подключены к выходам регистра данных, адресный вход соединен с адресным входом устройства , вход записи-чтени  адресуемого буферного регистра подключен к второму выходу блока управлени , перва  группа выходов адресуемого буферного регистра подключена к входам регистра контрольной информации, втора  группа выходов адресуемого буферного регистра соединена с первой группой входов регистра данных.