Изобретение относитс к автоматике и вычислительной технике и может быть использовано при разработке запоминающих устройств ЦВМ и систем хра нени и переработки информации. Известно запоминающее устройство с исправлением ошибок, содержащее, блок пам ти, соединенный с регистром числа, блок контрол , соединенные с триггером маски, блок инвертировани t О Блок контрол обнаруживает ошибки при считывании числа, следующим сразу после записи. В случае обнаружени ошибок 1исло инвертируетс и вновь за писываетс в блок пам ти вместе с дополнительным разр дом, содержимое которого указывает на инверсию числа. При воспроизведении информации неправ ление ошибок производитс вторичным инвертированием числа в соответствии с содержимым дополнительного разр да Недостатком зтого запоминающего устройства вл етс низкое быстродействие из-за повторных циклов записи и считывани в процессе обнаружени ошибок. Наиболее близким к предлагаемому вл етс запоминающее устройство с исправлением ошибок,содержащее основной и дополнительные блоки пам ти . Адресные ыходы которых соединены с блоком выборки адресов, регистр числа, блок контрол , входы которого соединены с выходами основного блока пам ти , а первый выход - с управл ющим входом регистра числа, дешифратор, а также схемы И - по числу разр дов основного блока пам ти, причем, выходы дополнительного блока пам ти соединены с входами дешифратора, выходы которого соединены с первыми входами соответствующих схем И, а второй вход блока контрол соединен со вторыми зxoдaми всех схем ИС2.7. Код числа хранитс в основном блоке пам ти. Дополнительный блок пам ти хранит номера разр дов, где имеютс дефектшде запоминающие элементы в основном блоке пам ти. При воспроиэведеиии информации, в случае обнаружени ошибки блоком контрол , происходит её исправление в регистре чис ла путем инвертировани ошибочного ра р да в соответствии, с номером дефектного заломина1й1ЦБго элемента, считанного из дгтолн тельного блока пам ти Недостатком данного запоминающего устройства вл етс низка надежность так как не обнаруживаютс отказы запоминаклцих элементов основного блока .пам ти, происход шрие в процессе эксплуатации запоминающего устройства. Цель изобретени - повышение надежности запоминающего устройства. Поставленна цель достигаетс тем что в запоминающее устройство с контролем , содержащее основной накопитель , адресные входы которого подключены к выходам адресного блока и к адресным входам первого дополнительного накопител , информационные входы - к выходам информационного регистра и к первым входам первого бло ка контрол , выходы основного накопител подключены ко входам второго блока контрол и к информационным вх дам информационного регистра, дополнительный информационный вход основного накопител подключен к выходу первого Йлока контрол и дешифратор, входы которого подключены к выходам первого дополнительного накопител , а выходы - к первым управл ющим входам информационного регистра, дополнительно введены второй дополнительный накопитель, адресные входы которого подключены к выходам адресного блока, а выход - ко второму входу пе вого блока контрол , и третий блок . контрол , первый вход которого подключен к дополнительному выходу ОСНО ного накопител , второй вход - к выходу второго блока контрол , а первый и второй выходы - соответственно ко второму и к третьему управл ющим входам информационного регистра, тре тьи входы первого блока контрол под ключены к выходам дешифратора. На чертеже представлена блок-схем предлагаемого запоьмнающего устройст ва с контролем. Запоминающее устройство содержит адресный блок } , основной накопитель 2, первый дополнительный накопитель 3, второй блок 4 контрол , информационный регистр 5, дешифратор .6, второй дополнительный накопитель 7, первый блок 8 контрол , третий блок 9 контрол . В основном накопителе 2 допускаетс некоторое количество дефектных запоминающих элементов, но не более одного по каждому адресу, и некоторое количество случайных сбоев или систематических отказов запоминающих элементов , возникших в процессе эксплуатации . Адреса дефектных запоминающих элементов заранее известны. По этим адресам в первом дополнительном накопителе 3 хран тс номера дефектных запоминающих элементов. Дефекты запоминающих элементов, которые допускаютс в основном накопителе 2,могут быть двух типов:, выход запоминающего элемента посто нен и равен 1 и выход запоминающего элемента посто нен и равен 0. Типы дефектов запоминающих элементов заранее известны и хран тс в одноразр дном втором дополнительном накопителе 7. Первый 3 и второй 7 дополнительные накопители могут быть выполнены в виде одного блока посто нной пам ти и не содержат . дефектных элементов. Запоминающее устройство работает следующим образом. . Адресный блок 1 формирует код адреса , которьш одновременно поступает на адресные входы основного 2 и двух дополнительных 3 и 7 накопителей. В режиме записи код числа из информационного регистра 5 поступает на числовые входы основного накопител 2 и одновременно на первый блок 8 контрол . На первый блок 8 контрол поступает также код типа дефекта из второго дополнительного накопител .7. Номер дефектного разр да из первого дополнительного накопител 3 поступает на входы дешифратора 6, при этом возбуждаетс одна из его вьпсодных шин. Сигнал с возбужденной шины дешифратора 6 поступает на первый блок 8 контрол . По сигналу и возбужденной шины дешифратора 6 первый блок 8 контрол производит сравнение типа дефекта запоминающего элемента, с информацией, котора записываетс в этот дефектный запоминающий элемент. В случае несравнени первый блок 8 контрол вырабатывает сигнал, соответствующий логической 1, котора записываетс 58 в дополнительный разр д основного накопител 2 одновременно с записью чис ла. В случае сравнени или в случае отсутстви дефектного запоминающего элемента по выбранному адресу в дополнительный разр д основного накопител 2 записываетс О. В основной накопитель 2 информаци записываетс вместе с контрольным кодом , например, по модулю 2. В режиме считывани второй блок 4 контрол производит проверку правильности числа, считанного из основного накопител 2. Сигнал со второго блока 4 контрол одновременно с содержимым дополнительного разр да основного накопител 2 поступают на соответствукнцие входы третьего блока 9 контрол . В случае отсутстви ошибок, сигнал с третьего блока 9 контрол поступает на второй управл ющий вход информационного регистра 5, разреша выдачу числа. В случае обнаружени неисправимой ошибки, сигнзл с третьего блока 9 контрол запрещает вьщачу числа. В том случае, если ошибка исправима , сигнал с возбужденной шины . дешифратора 6 поступает на первые управл ющие входы информационного регис ра 5, выполненного, например, на триг герах со счетными входами, и по управ л ющему сигналу с третьего блока конт рол 9 происходит инвертирование информации в ошибочном разр де, а затем выдача скорректированного числа. Предлагаемое устройство обладает более высокой надежностью, по сравнению с известными, т.е. позвол ет не только исправить ошибки, вызыванные н личием технологических дефектов в основном блоке пам ти, но и обнару ить неисправности, возникающие в процессе эксплуатации запоминающего устройства , что повьш1ает достоверность информации , поступающей в процессор либо другие средства обработки информации . 4 Формула изобретени , Запоминающее устройство с контролем , содержащее основной накопитель, адрес1б 1е входы которого подключены к выходам адресного блока и к адресным входам первого дополнительного накопител , информационные входы - к выхо ,дам информационного регистра и к первым входам первого блока контрол , выходы основного накопител подключены ко входам второго блока контрол и к информационным входам информационного регистра, дополнительный информационный вход основного накопител подктпочен к выходу первого блока контрол , и дешифратор, входы которого подключены к выходам первого дополнительного накопител , а выходы - к первым управл ющим входам информационного регистра , отличающеес тем, что, с целью повышени надежности устройства , в него введены второй дополнительный накопитель, адресные входы которого подключены к выходам адресного блока,, а выхрд - ко второму входу первого блока контрол , и третий блок контрол , первый вход которого подключен к дополнительному выходу основного накопител , второй вход К ВЫХОДУ второго блока контрол , а первьш и второй выходы - соответственно ко второму и к третьему управл ющим входам информационного регистра, третьи входы первого блока контрол подключены к выходам дешифратора. Источники информации, прин тые во внимание при экспертизе К Патент США № 376807Г, кл. СУ П С 29/00, 1976.