JPS63257854A - Ｌｒｕメモリ障害検出回路 - Google Patents
Ｌｒｕメモリ障害検出回路Info
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- JPS63257854A JPS63257854A JP62091039A JP9103987A JPS63257854A JP S63257854 A JPS63257854 A JP S63257854A JP 62091039 A JP62091039 A JP 62091039A JP 9103987 A JP9103987 A JP 9103987A JP S63257854 A JPS63257854 A JP S63257854A
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- Japan
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- lru memory
- memory
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- 230000000694 effects Effects 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
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- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/126—Replacement control using replacement algorithms with special data handling, e.g. priority of data or instructions, handling errors or pinning
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、 〔産業上の利用分野〕
本発明はＬＲＵメモリの障害検出回路に関し、特にバー
ストエラー発生時の障害検出回路に関するものである。
ストエラー発生時の障害検出回路に関するものである。
従来、ＬＲＵメモリのバーストエラー障害の検出は不可
能で、これを救済するためにパリティビットを付加した
場合、ＬＲＵメモリの読出しを行なった上でパリティを
生成することとなる。
能で、これを救済するためにパリティビットを付加した
場合、ＬＲＵメモリの読出しを行なった上でパリティを
生成することとなる。
上述した従来の技術は、パリティピットなどを付加して
バーストエラーの検出を行なっているので、ハードウェ
ア量が増加したり、ＬＲＵメモリのサイクルタイムが増
加するという欠点があった。
バーストエラーの検出を行なっているので、ハードウェ
ア量が増加したり、ＬＲＵメモリのサイクルタイムが増
加するという欠点があった。
このような欠点を除去するために本発明によるＬ Ｒ，
Ｕメモリ障害検出回路は、複数レベルから構成されるバ
ッファ記憶の各レベル毎の最新参照時間関係を記憶する
ＬＲＵメモリと、バッファ記憶へのアクセスが発生した
際にＬＲＵメモリの更新データを作成する更新手段と、
この更新手段によって作成された更新データの一部を反
転してＬＲＵメモリへ書き込む反転手段と、ＬＲＵメモ
リの出力信号の一部を反転して入力しＬＲＵメモリの障
害を検出する検出手段とを設けるようにしたものである
。
Ｕメモリ障害検出回路は、複数レベルから構成されるバ
ッファ記憶の各レベル毎の最新参照時間関係を記憶する
ＬＲＵメモリと、バッファ記憶へのアクセスが発生した
際にＬＲＵメモリの更新データを作成する更新手段と、
この更新手段によって作成された更新データの一部を反
転してＬＲＵメモリへ書き込む反転手段と、ＬＲＵメモ
リの出力信号の一部を反転して入力しＬＲＵメモリの障
害を検出する検出手段とを設けるようにしたものである
。
本発明によるＬＲＵメモリ障害検出回路においては、バ
ーストエラーが発生した場合、検出手段で検出される。
ーストエラーが発生した場合、検出手段で検出される。
第１図は本発明に係わるＬＲＵメモリ障害検出回路の一
実施例を示す系統図である。第１図において、１はリク
エスト要求元からのリクエストアドレスＲＱＴを入力す
るリクエストアドレスレジスタ、２はバッファ記憶内容
の有効／無効を示すアドレスアレイで、アドレスアレイ
２は本実施例では４レベルから構成される。アドレスア
レイ２に入力されるリードアドレスＲＡはリクエストア
ドレスレジスタ１によって与えられる。ここでのリード
アドレスＲＡはカラムアドレスに相当する。
実施例を示す系統図である。第１図において、１はリク
エスト要求元からのリクエストアドレスＲＱＴを入力す
るリクエストアドレスレジスタ、２はバッファ記憶内容
の有効／無効を示すアドレスアレイで、アドレスアレイ
２は本実施例では４レベルから構成される。アドレスア
レイ２に入力されるリードアドレスＲＡはリクエストア
ドレスレジスタ１によって与えられる。ここでのリード
アドレスＲＡはカラムアドレスに相当する。
３は７ドレスアレイ２の出力データとリクエストアドレ
スレジスタ１の上位アドレス（ブロックアドレスに対応
する）を比較する比較器であり、比較器３における一致
信号は即ちヒツト信号となる。
スレジスタ１の上位アドレス（ブロックアドレスに対応
する）を比較する比較器であり、比較器３における一致
信号は即ちヒツト信号となる。
４は比較器３の出力信号であるヒツト信号を入力し、と
ソトレベルを判定するヒツトレベル判定回路である。ヒ
ツトレベル判定回路４の出力信号は後述のＬＲＵ更新論
理５に出力される。
ソトレベルを判定するヒツトレベル判定回路である。ヒ
ツトレベル判定回路４の出力信号は後述のＬＲＵ更新論
理５に出力される。
５はヒツトレベル判定回路４の出力信号を受けて後述の
ＬＲＵメモリ９の更新ビットと更新データを生成する更
新手段としてのＬＲＴｊ更新論理で、ＬＲｔＪ更新論理
５の出力データはＬＲＵビットライトレジスタ６とＬＲ
Ｕライトデータレジスタ７に入力される。
ＬＲＵメモリ９の更新ビットと更新データを生成する更
新手段としてのＬＲＴｊ更新論理で、ＬＲｔＪ更新論理
５の出力データはＬＲＵビットライトレジスタ６とＬＲ
Ｕライトデータレジスタ７に入力される。
６はＬＲＵビットライトレジスタで、ＬＲＵメモリ９の
各ビットａ、ｂ、ｃ、ｄ、ｅ、ｆのどのビットを更新す
るかを決定するデータを保持するレジスタで、ＬＲＵビ
フトライトレジスタ６の出力信号はＬＲＵメモリ９の各
ビット対応のライト信号となる。
各ビットａ、ｂ、ｃ、ｄ、ｅ、ｆのどのビットを更新す
るかを決定するデータを保持するレジスタで、ＬＲＵビ
フトライトレジスタ６の出力信号はＬＲＵメモリ９の各
ビット対応のライト信号となる。
７はＬＲＵライトデータレジスタで、ＬＲＵ更新論理５
からのＬＲＵメモリ９の各ビットの更新データを入力し
て保持する。
からのＬＲＵメモリ９の各ビットの更新データを入力し
て保持する。
第１図には記載されていないが、ＬＲＵメモリ９を初期
設定する時にはＬＲＵメモリ９に対してｒｏｏｌｏｏｏ
Ｊのデータが書かれる。すなわち、ＬＲＵライトデータ
レジスタフの内容はオール「０」となる。
設定する時にはＬＲＵメモリ９に対してｒｏｏｌｏｏｏ
Ｊのデータが書かれる。すなわち、ＬＲＵライトデータ
レジスタフの内容はオール「０」となる。
８はＬＲＵリード／ライトアドレスレジスタで、リクエ
ストアドレスレジスタｌの下位のアドレスすなわちアド
レスアレイ２のリードアドレスＲＡ’をそのまま入力し
、ＬＲＵメモリ９へのり−ド／ライトアドレスＲＷＡを
与える。
ストアドレスレジスタｌの下位のアドレスすなわちアド
レスアレイ２のリードアドレスＲＡ’をそのまま入力し
、ＬＲＵメモリ９へのり−ド／ライトアドレスＲＷＡを
与える。
ＬＲＵメモリ９は本実施例では６ビツトから構成され、
特にエラー検出ビットを持たない。ＬＲＵメモリ９のビ
ットＣは入力時と出力時のいずれにおいても反転される
。１０は反転手段としてのインバータである。
特にエラー検出ビットを持たない。ＬＲＵメモリ９のビ
ットＣは入力時と出力時のいずれにおいても反転される
。１０は反転手段としてのインバータである。
１１はＬＲＵメモリ９の出力データを受はイリーガルな
パターンを検出する検出手段としてのイリーガルパター
ン検出回路で、イリーガルなパターンを検出した時ＬＲ
Ｕメモリ９はエラーとみなし障害検出が行なわれる。こ
の場合、イリーガルパターン検出回路１１はエラー信号
Ｅを出力する。
パターンを検出する検出手段としてのイリーガルパター
ン検出回路で、イリーガルなパターンを検出した時ＬＲ
Ｕメモリ９はエラーとみなし障害検出が行なわれる。こ
の場合、イリーガルパターン検出回路１１はエラー信号
Ｅを出力する。
１２はＬＲＵメモリ９の出力データを受はリプレイスレ
ベルを判定するりプレイスレベル判定回路である。この
リプレイスレベル判定回路１２は必要に応じてリプレイ
スレベル信号ＲＬＬを出力する。
ベルを判定するりプレイスレベル判定回路である。この
リプレイスレベル判定回路１２は必要に応じてリプレイ
スレベル信号ＲＬＬを出力する。
次にＬＲＵ論理について説明する。第２図にＬＲＵメモ
リ９の各ビットの意味を示す。第２図のａ、 ｂ、
ｃ、 ｄ、 ｅ、 ｆはＬＲＵメモリ９の６ビツトに
対応し、各レベル間の最新参照時間関係を示す。ａはレ
ベル１の方がレベル０より最近参照されたことを示し、
このときａ＝ｌとなる。ａ＝０の時は矢印が逆方向とな
り、レベル０の方がレベル１より最近参照されたことが
示される。他のビットｂ、ｃ、ｄ、ｅ、ｆも同様で、た
とえばｄはレベル１とレベル２の間の参照時間関係を示
す。
リ９の各ビットの意味を示す。第２図のａ、 ｂ、
ｃ、 ｄ、 ｅ、 ｆはＬＲＵメモリ９の６ビツトに
対応し、各レベル間の最新参照時間関係を示す。ａはレ
ベル１の方がレベル０より最近参照されたことを示し、
このときａ＝ｌとなる。ａ＝０の時は矢印が逆方向とな
り、レベル０の方がレベル１より最近参照されたことが
示される。他のビットｂ、ｃ、ｄ、ｅ、ｆも同様で、た
とえばｄはレベル１とレベル２の間の参照時間関係を示
す。
ＬＲＵメモリ９０更新はバッファ記憶へのアクセスが発
生する毎に行なわれる。すなわち、アドレスが登録され
たレベルが最新状態になるように行なわれる。
生する毎に行なわれる。すなわち、アドレスが登録され
たレベルが最新状態になるように行なわれる。
ＬＲＵメモリ９の各ビットの更新データはその参照レベ
ルに対応して表１のようになる。表中無印のところは元
の値が保存される。
ルに対応して表１のようになる。表中無印のところは元
の値が保存される。
次にＬＲＵメモリ９によるリプレイスレベルの決定論理
を示す。リプレイスレベルの決定はＬＲＵメモリ９の更
新時と逆の論理で行なわれる。ＬＲＵメモリ９の各ビッ
トで表２の値が成立したレベルがリプレイスの対象とな
る。無印のところの値は問われない。例えば、レベルＯ
の場合、ピッ）ａ、ｂ、ｃは「１」であり、ビットｄ、
ｅ、ｆは無印であるので、レベルＯはリプレイスの対象
となる。また、表２のパターン以外は存在せず、他のパ
ターンはイリーガルパターンとしてＬＲＵメモリ９が障
害状態であると識別される。
を示す。リプレイスレベルの決定はＬＲＵメモリ９の更
新時と逆の論理で行なわれる。ＬＲＵメモリ９の各ビッ
トで表２の値が成立したレベルがリプレイスの対象とな
る。無印のところの値は問われない。例えば、レベルＯ
の場合、ピッ）ａ、ｂ、ｃは「１」であり、ビットｄ、
ｅ、ｆは無印であるので、レベルＯはリプレイスの対象
となる。また、表２のパターン以外は存在せず、他のパ
ターンはイリーガルパターンとしてＬＲＵメモリ９が障
害状態であると識別される。
本実施例の特徴は、ＬＲＵメモリ９のビットＣを反転し
てＬＲＵメモリ９に入力し、反転して出力することにあ
る。従って論理構成は上記反転を考慮して行なわれる。
てＬＲＵメモリ９に入力し、反転して出力することにあ
る。従って論理構成は上記反転を考慮して行なわれる。
バーストエラーはＬＲＵメモリ９の内容がすべて「０」
またはすべて「１」にスタックするような障害であり、
このパターンは表２からイリーガルパターンではなく検
出されない。このため、ＬＲＵメモリ９のビットＣを反
転し、オール「０」にバーストした時のＬＲＵメモリ９
の出力データをｒｏ Ｏ１０００ｊとする。これにより
イリーガルパターンで検出可能となる。また、オール「
１」にバーストした時のＬＲＵメモリＯの出力データは
ｒｌ １０１１１ｊとなり、イリーガルパターンで検出
可能である。すなわち、特にハードウェアを増やすこと
なく ＬＲＵメモリ９のバーストエラーが検出可能であ
る。
またはすべて「１」にスタックするような障害であり、
このパターンは表２からイリーガルパターンではなく検
出されない。このため、ＬＲＵメモリ９のビットＣを反
転し、オール「０」にバーストした時のＬＲＵメモリ９
の出力データをｒｏ Ｏ１０００ｊとする。これにより
イリーガルパターンで検出可能となる。また、オール「
１」にバーストした時のＬＲＵメモリＯの出力データは
ｒｌ １０１１１ｊとなり、イリーガルパターンで検出
可能である。すなわち、特にハードウェアを増やすこと
なく ＬＲＵメモリ９のバーストエラーが検出可能であ
る。
以上説明したように本発明は、ＬＲＵ更新データの特定
ビットを反転してＬＲＵメモリに書き込み、読出し時そ
のビットを反転することにより、バーストエラーが発生
してＬＲＵメモリのあるワードがオールｒＯＪ又は「１
」になった時でも、特にハードウェアを増やすことなく
ＬＲＵメモリのイリーガルパターン検出でバーストエ
ラーが検出できるという効果がある。
ビットを反転してＬＲＵメモリに書き込み、読出し時そ
のビットを反転することにより、バーストエラーが発生
してＬＲＵメモリのあるワードがオールｒＯＪ又は「１
」になった時でも、特にハードウェアを増やすことなく
ＬＲＵメモリのイリーガルパターン検出でバーストエ
ラーが検出できるという効果がある。
第１図は本発明に係わるＬＲＵメモリ障害検出回路の一
実施例を示す系統図、第２図はＬＲＵメモリの各ビット
の意味を示す説明図である。 １・・・リクエストアドレスレジスタ、２・・・アドレ
スアレイ、３・・・比較器、４・・・ヒントレベル判定
回路、５・・・ＬＲＵ更新論理、６・・・ＬＲＵビット
ライトレジスタ、７・・・ＬＲＵライトデータレジスタ
、８・・・ＬＲＵリード／ライトアドレスレジスタ、９
・・・ＬＲＵメモリ、１０・・・インバータ、１１・・
・イリーガルパターン検出回路、１２・・・リプレイス
レベル判定回路。
実施例を示す系統図、第２図はＬＲＵメモリの各ビット
の意味を示す説明図である。 １・・・リクエストアドレスレジスタ、２・・・アドレ
スアレイ、３・・・比較器、４・・・ヒントレベル判定
回路、５・・・ＬＲＵ更新論理、６・・・ＬＲＵビット
ライトレジスタ、７・・・ＬＲＵライトデータレジスタ
、８・・・ＬＲＵリード／ライトアドレスレジスタ、９
・・・ＬＲＵメモリ、１０・・・インバータ、１１・・
・イリーガルパターン検出回路、１２・・・リプレイス
レベル判定回路。
Claims (1)
- 複数レベルから構成されるバッファ記憶の各レベル毎の
最新参照時間関係を記憶するＬＲＵメモリと、バッファ
記憶へのアクセスが発生した際に前記ＬＲＵメモリの更
新データを作成する更新手段と、この更新手段によって
作成された更新データの一部を反転してＬＲＵメモリへ
書き込む反転手段と、前記ＬＲＵメモリの出力信号の一
部を反転して入力し前記ＬＲＵメモリの障害を検出する
検出手段とを備えたことを特徴とするＬＲＵメモリ障害
検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091039A JPS63257854A (ja) | 1987-04-15 | 1987-04-15 | Ｌｒｕメモリ障害検出回路 |
| US07/181,582 US4912712A (en) | 1987-04-15 | 1988-04-14 | Fault detection circuit capable of detecting burst errors in an LRU memory |
| CA000564103A CA1302575C (en) | 1987-04-15 | 1988-04-14 | Fault detection circuit capable of detecting burst errors in an lru memory |
| FR888804952A FR2614127B1 (fr) | 1987-04-15 | 1988-04-14 | Circuit de detection d'erreur capable de detecter des erreurs de transfert par rafales dans une memoire moins recemment utilisee |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091039A JPS63257854A (ja) | 1987-04-15 | 1987-04-15 | Ｌｒｕメモリ障害検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63257854A true JPS63257854A (ja) | 1988-10-25 |
Family
ID=14015361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091039A Pending JPS63257854A (ja) | 1987-04-15 | 1987-04-15 | Ｌｒｕメモリ障害検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4912712A (ja) |
| JP (1) | JPS63257854A (ja) |
| CA (1) | CA1302575C (ja) |
| FR (1) | FR2614127B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140690A (en) * | 1988-06-14 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Least-recently-used circuit |
| US5555438A (en) * | 1991-07-24 | 1996-09-10 | Allen-Bradley Company, Inc. | Method for synchronously transferring serial data to and from an input/output (I/O) module with true and complement error detection coding |
| EP0612015A1 (en) * | 1993-02-16 | 1994-08-24 | International Business Machines Corporation | Improved disk array system having special parity groups for data blocks with high update activity |
| US5573593A (en) * | 1995-01-17 | 1996-11-12 | Beloit Technologies, Inc. | Coating apparatus for selectively coating either or both sides of a traveling paper web |
| US6571317B2 (en) * | 2001-05-01 | 2003-05-27 | Broadcom Corporation | Replacement data error detector |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376713A (en) * | 1976-12-20 | 1978-07-07 | Ibm | Word wire fault detector |
| JPS60142759A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | Ｌｒｕ決定用記憶装置のエラ−検出方式 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4322795A (en) * | 1980-01-24 | 1982-03-30 | Honeywell Information Systems Inc. | Cache memory utilizing selective clearing and least recently used updating |
| US4334289A (en) * | 1980-02-25 | 1982-06-08 | Honeywell Information Systems Inc. | Apparatus for recording the order of usage of locations in memory |
| US4463424A (en) * | 1981-02-19 | 1984-07-31 | International Business Machines Corporation | Method for dynamically allocating LRU/MRU managed memory among concurrent sequential processes |
| JPS6049950B2 (ja) * | 1981-08-27 | 1985-11-06 | 富士通株式会社 | Ｌｒｕエラ−処理方式 |
| JPS60189553A (ja) * | 1984-03-09 | 1985-09-27 | Hitachi Ltd | バッファメモリ制御方法 |
| US4761733A (en) * | 1985-03-11 | 1988-08-02 | Celerity Computing | Direct-execution microprogrammable microprocessor system |
-
1987
- 1987-04-15 JP JP62091039A patent/JPS63257854A/ja active Pending
-
1988
- 1988-04-14 US US07/181,582 patent/US4912712A/en not_active Expired - Fee Related
- 1988-04-14 FR FR888804952A patent/FR2614127B1/fr not_active Expired - Fee Related
- 1988-04-14 CA CA000564103A patent/CA1302575C/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376713A (en) * | 1976-12-20 | 1978-07-07 | Ibm | Word wire fault detector |
| JPS60142759A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | Ｌｒｕ決定用記憶装置のエラ−検出方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2614127B1 (fr) | 1992-01-24 |
| FR2614127A1 (fr) | 1988-10-21 |
| US4912712A (en) | 1990-03-27 |
| CA1302575C (en) | 1992-06-02 |
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