JPS6161299A - 記憶装置 - Google Patents
記憶装置Info
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- JPS6161299A JPS6161299A JP59182416A JP18241684A JPS6161299A JP S6161299 A JPS6161299 A JP S6161299A JP 59182416 A JP59182416 A JP 59182416A JP 18241684 A JP18241684 A JP 18241684A JP S6161299 A JPS6161299 A JP S6161299A
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- Japan
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- data
- circuit
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１ピントの情報にｎ個の記憶素子を割当てて
多数決論理をとる記憶装置に関し、ビットエラーを生じ
たらそれが分るようにしまた多数決結果で再書込みして
エラーピントの修正を行ない、記憶装置の一層の信頼性
向上を図ろうとするものである。
多数決論理をとる記憶装置に関し、ビットエラーを生じ
たらそれが分るようにしまた多数決結果で再書込みして
エラーピントの修正を行ない、記憶装置の一層の信頼性
向上を図ろうとするものである。
１ビットの情報にｎ個（但しｎは３以上の奇数）の記憶
素子を割当てて多数決論理をとる記憶装置は、ｎ個の記
憶素子の一部に誤りが生じても残りの正常な数が多けれ
ば正しい情報を再生できるので信頼性が高く、マイクロ
プログラムのコントロールストレージ等に使用して有効
である。マイクロプログラムを記憶しておくコントロー
ルストレッジ（Ｃ８）は高い信頼性が要求されるので、
この信頼性を高めるため５Ｅｃ−ＤＥｏＮｉ能を持った
ＥＣＣなどを付加する場合もあるが、ＥＣＣは訂正まで
に多数の論理段数を必要とし、ＣＳのような高速動作を
要求されるものには不向きである。
素子を割当てて多数決論理をとる記憶装置は、ｎ個の記
憶素子の一部に誤りが生じても残りの正常な数が多けれ
ば正しい情報を再生できるので信頼性が高く、マイクロ
プログラムのコントロールストレージ等に使用して有効
である。マイクロプログラムを記憶しておくコントロー
ルストレッジ（Ｃ８）は高い信頼性が要求されるので、
この信頼性を高めるため５Ｅｃ−ＤＥｏＮｉ能を持った
ＥＣＣなどを付加する場合もあるが、ＥＣＣは訂正まで
に多数の論理段数を必要とし、ＣＳのような高速動作を
要求されるものには不向きである。
この点多数決方式は少数の論理段を通すだけでよく、高
速処理可能で、Ｏ３などに向いている。第２図は１つの
情報本例ではプログラムの格納用に３１固のランダムア
クセスメモリ （ＲＡＭ）ｉ〜３を割当てた記憶装置の
部分構成図で、４はアドレスバッファとタイミング発生
回路を含む書込みおよび読出しの制御回路（ＣＴＬ）
、５はアンドゲート１１〜１３とＡアゲート１４からな
る多数決論理回路である。
速処理可能で、Ｏ３などに向いている。第２図は１つの
情報本例ではプログラムの格納用に３１固のランダムア
クセスメモリ （ＲＡＭ）ｉ〜３を割当てた記憶装置の
部分構成図で、４はアドレスバッファとタイミング発生
回路を含む書込みおよび読出しの制御回路（ＣＴＬ）
、５はアンドゲート１１〜１３とＡアゲート１４からな
る多数決論理回路である。
制御回路４には入力信号線（パス）１００によってアド
レスＡＤＲと起動信号ＳＴが人力され、これによりＲＡ
Ｍ１〜３へのアドレスＡＤＨ’ と各種タイミング信
号ＴＩＭが作成される。タイミング信号ＴＩＭにはライ
トイネーブル（ＷＥ）’やチップセレクト （Ｏ３）が
ある。１０１はその出力信号線（バス）である。書込み
データＷＤは信号線１０２によって入力され、パンファ
ゲート１０を通して同時にＲＡＭ１〜３に書込まれる。
レスＡＤＲと起動信号ＳＴが人力され、これによりＲＡ
Ｍ１〜３へのアドレスＡＤＨ’ と各種タイミング信
号ＴＩＭが作成される。タイミング信号ＴＩＭにはライ
トイネーブル（ＷＥ）’やチップセレクト （Ｏ３）が
ある。１０１はその出力信号線（バス）である。書込み
データＷＤは信号線１０２によって入力され、パンファ
ゲート１０を通して同時にＲＡＭ１〜３に書込まれる。
そして、これらのＲＡＭ１〜３からは同時にデータが読
出され、その３ビットの読出しデータＲＤは多数決論理
回路５を通して正解データＣＤとなる。
出され、その３ビットの読出しデータＲＤは多数決論理
回路５を通して正解データＣＤとなる。
１０３はその出力信号線である。下表は回路５の多数決
論理であり、ＲＡＭ１〜３のいずれか１ビットにエラー
が生じても残り２ビットの正常値に従い出力ＣＤが決定
される態様を示している。
論理であり、ＲＡＭ１〜３のいずれか１ビットにエラー
が生じても残り２ビットの正常値に従い出力ＣＤが決定
される態様を示している。
表 １
〔発明が解決しようとする問題点〕
しかしながら、この方式では１ビットエラーがあっても
それが修正されて出力されるだけで、その出力修正の事
実は残らない。従って保守、管理者にはＲＡＭ１〜３は
富に正常に動作しているように見える。多数決であるか
ら正、誤を問わず、多い方に決まり、システムが異常動
作して始めて異常と気付くに過ぎない。またビットエラ
ーにはハードエラーとソフトエラーがあり、ソフトエラ
ーは修正すれば直るが、修正しなければエラー状態が何
時迄も続く。第２図の方式ではビットエラーはＲＡＭ上
で除去、つまり訂正される訳ではないのでソフトエラー
でも常に残り、この状態でエラーが更に１ビット増える
と正解データＣＤは誤解データに反転しついにはシステ
ムダウンの原因となる。ビットエラーがハード障害によ
るものであればこれは永久に直らないからＲＡＭ（Ｉ！
！場ならプリント板）の交換等を行う必要があるが、出
力データＣＤからは表１の各ＲＡＭの状態を推測するこ
とはできず、全て正常に見えてしまう。ソフトエラーな
ら再書込みにより正しいデータに自動的にｆ１正される
が、この再書込みは電源投入時でなければ行われないの
で、システム稼動中は１ビ・７トエラーを含んだままの
状態が維持され、２ビットエラーを生じ易い。
それが修正されて出力されるだけで、その出力修正の事
実は残らない。従って保守、管理者にはＲＡＭ１〜３は
富に正常に動作しているように見える。多数決であるか
ら正、誤を問わず、多い方に決まり、システムが異常動
作して始めて異常と気付くに過ぎない。またビットエラ
ーにはハードエラーとソフトエラーがあり、ソフトエラ
ーは修正すれば直るが、修正しなければエラー状態が何
時迄も続く。第２図の方式ではビットエラーはＲＡＭ上
で除去、つまり訂正される訳ではないのでソフトエラー
でも常に残り、この状態でエラーが更に１ビット増える
と正解データＣＤは誤解データに反転しついにはシステ
ムダウンの原因となる。ビットエラーがハード障害によ
るものであればこれは永久に直らないからＲＡＭ（Ｉ！
！場ならプリント板）の交換等を行う必要があるが、出
力データＣＤからは表１の各ＲＡＭの状態を推測するこ
とはできず、全て正常に見えてしまう。ソフトエラーな
ら再書込みにより正しいデータに自動的にｆ１正される
が、この再書込みは電源投入時でなければ行われないの
で、システム稼動中は１ビ・７トエラーを含んだままの
状態が維持され、２ビットエラーを生じ易い。
本発明は上記の点を改善するためにビットエラーの検出
回路を設け、さらにビットエラーを検出したらシステム
稼動中に正しいデータを再書込みしてエラーデータが出
力されるのを防ぎ、記憶装置の信頼性を向上させようと
するものである。
回路を設け、さらにビットエラーを検出したらシステム
稼動中に正しいデータを再書込みしてエラーデータが出
力されるのを防ぎ、記憶装置の信頼性を向上させようと
するものである。
本発明は、１ビットの情報に対してｎ個の記憶素子を割
当てて同時に書込みまたは読出し動作を行い、モして該
ｎ個の記憶素子から読出されたｎビットの読出しデータ
を多数決論理回路に入力してその正解データを外部に出
力する多重化された記憶装置において、該ｎビットの読
出しデータと該正解データを入力とする排他論理和回路
を設けて該読出しデータ中のビットエラーを検出し、そ
して該ビットエラーを検出したときは該正解デー夕を該
ｎ個の記憶素子に再書込みするようにしてなることを特
徴とするものである。
当てて同時に書込みまたは読出し動作を行い、モして該
ｎ個の記憶素子から読出されたｎビットの読出しデータ
を多数決論理回路に入力してその正解データを外部に出
力する多重化された記憶装置において、該ｎビットの読
出しデータと該正解データを入力とする排他論理和回路
を設けて該読出しデータ中のビットエラーを検出し、そ
して該ビットエラーを検出したときは該正解デー夕を該
ｎ個の記憶素子に再書込みするようにしてなることを特
徴とするものである。
多数決論理回路の入力（ｎビットの読出しデータ）と出
力（正解データ）との排他論理和（ＥＯＲ）出力は、Ｅ
ＯＲは１の数が奇数のとき１、偶数のときＯであるから
、エラーがなければＯ１１ビットエラーがあると１にな
る。そこで、このＥＯＲ出力が１になったときにｎ個の
記１．ａ素子に正解データを再書込みすれば、該エラー
がソフトエラーであれば正しく書き直され、正解データ
が反転してしまうまでの幅（３多電の場合は２ビットエ
ラー、５多重の場合は３ビットエラー、・・・・・・、
を拡大できる。以下、図示の実施例を参照しながらこれ
を詳細に説明する。
力（正解データ）との排他論理和（ＥＯＲ）出力は、Ｅ
ＯＲは１の数が奇数のとき１、偶数のときＯであるから
、エラーがなければＯ１１ビットエラーがあると１にな
る。そこで、このＥＯＲ出力が１になったときにｎ個の
記１．ａ素子に正解データを再書込みすれば、該エラー
がソフトエラーであれば正しく書き直され、正解データ
が反転してしまうまでの幅（３多電の場合は２ビットエ
ラー、５多重の場合は３ビットエラー、・・・・・・、
を拡大できる。以下、図示の実施例を参照しながらこれ
を詳細に説明する。
第１図は本発明の一実施例を示すブロック図で、第２図
と同一部分には同一符号が付しである。本例では第２図
の構成に加え、多数決論理回路５の入力（３ビットの読
出しデータ）ＲＤとその出力（正解データ）ＣＤとを入
力とするＥＯＲ回路１７を設け、そのエラー検出出力Ｅ
ＲＲを信号線１０４を通して制御回路４′へ与えると共
に、新たに設けた人力データ選択用のアンドオアゲート
１５へ与えるようにしである。このゲート１５はＲＡＭ
１〜３へ書込むデータを外部からの書込みデータＷＤと
するか内部の正解データＣＤとするかを選択するもので
、信号ＥＲＲとそれをインノ〈−ク１６で反転した信号
のいずれか１の側を選択する。制御回路４′は読出しサ
イクルの中で再書込みを行うための構成を有するが、そ
の詳細は後述するとして、先ず１ビットエラー検出時の
動作を説明する。
と同一部分には同一符号が付しである。本例では第２図
の構成に加え、多数決論理回路５の入力（３ビットの読
出しデータ）ＲＤとその出力（正解データ）ＣＤとを入
力とするＥＯＲ回路１７を設け、そのエラー検出出力Ｅ
ＲＲを信号線１０４を通して制御回路４′へ与えると共
に、新たに設けた人力データ選択用のアンドオアゲート
１５へ与えるようにしである。このゲート１５はＲＡＭ
１〜３へ書込むデータを外部からの書込みデータＷＤと
するか内部の正解データＣＤとするかを選択するもので
、信号ＥＲＲとそれをインノ〈−ク１６で反転した信号
のいずれか１の側を選択する。制御回路４′は読出しサ
イクルの中で再書込みを行うための構成を有するが、そ
の詳細は後述するとして、先ず１ビットエラー検出時の
動作を説明する。
読出しモードにおいて制御回路４′の出力アドレスＡＤ
Ｒ’ によりＲＡＭ１〜３が同時にアクセスされると、
その３ビットの読出しデータＲＤは多数決論理回路５へ
入力すると共にＥＯＲ回路１７に入力する。多数決論理
回路５は表１に従う正解データＣＤを生じ、これが信号
線１０３を通して外部出力となるが、同時にＥＯＲ回路
１７へも入力するので、ＥＯＲ回路１７は４ビット人力
ＲＤ、ＣＤ中の１の数を調べ偶数（０個も含む）であれ
ば（全ビットが同じＯ又は１であれば）信号ＥＲＲをＯ
にする。このときは正常であるので制御回路４′は再書
込み動作を行わない。
Ｒ’ によりＲＡＭ１〜３が同時にアクセスされると、
その３ビットの読出しデータＲＤは多数決論理回路５へ
入力すると共にＥＯＲ回路１７に入力する。多数決論理
回路５は表１に従う正解データＣＤを生じ、これが信号
線１０３を通して外部出力となるが、同時にＥＯＲ回路
１７へも入力するので、ＥＯＲ回路１７は４ビット人力
ＲＤ、ＣＤ中の１の数を調べ偶数（０個も含む）であれ
ば（全ビットが同じＯ又は１であれば）信号ＥＲＲをＯ
にする。このときは正常であるので制御回路４′は再書
込み動作を行わない。
これに対しＥＯＲ回路１７の４人力が異なれば（１の数
が奇数又は一部のビットと他のビットと異なれば）出力
ＥＲＲが１になり、これによりＲＡＭデータビットには
誤りのあることが分る。このＥＯＲ回路１７の出力ＥＲ
Ｒはゲート１５の一方１５ａを開いて他方１５ｂを閉じ
、該ゲート回路１５は書込みデータＷＤではなく正解デ
ータＣＤを選択する。このとき制御回路４′はライトイ
ネーブル信号（ＴＩＭの１つ）を生じ、ＲＡＭ１〜３ヘ
データＣＤを書込む。この再書込みは読出しサイクルの
時間を延長する特殊な形感で行ない、且つ読出しサイク
ルではあるが内部的に書込みパルスを発生する。かくし
て延長された読出しサイクル完了時にはＲＡＭ１〜３の
内容は全て正解データＣＤと同しになり、ｌビットエラ
ーは除去される。しかし、この１ビットエラーがハード
障害によるものであると、再書込みを行っても復旧でき
ず次に読出すときは再びエラーとなる。従って、このよ
うな再書込みを何回行ってもエラー訂正はできず、読出
しのサイクルタイムを無駄に延長するだけなので、規定
回数に達したら制御回路４′は再書込みを中止し、また
その旨をエラーログとして記録しておく。これは以後の
保守点検時の交換要否の資料となる。ＥＯＲ回路１７の
出力ではエラーを生じたことは分ってもＲＡＭ１〜３の
どれが障害ＲＡＭかは分らない。しかし一般には現場で
はチップ交換はせず、プリント板単位従ってＲＡＭ１〜
３の同時交換なので、この点は格別支障にはならない。
が奇数又は一部のビットと他のビットと異なれば）出力
ＥＲＲが１になり、これによりＲＡＭデータビットには
誤りのあることが分る。このＥＯＲ回路１７の出力ＥＲ
Ｒはゲート１５の一方１５ａを開いて他方１５ｂを閉じ
、該ゲート回路１５は書込みデータＷＤではなく正解デ
ータＣＤを選択する。このとき制御回路４′はライトイ
ネーブル信号（ＴＩＭの１つ）を生じ、ＲＡＭ１〜３ヘ
データＣＤを書込む。この再書込みは読出しサイクルの
時間を延長する特殊な形感で行ない、且つ読出しサイク
ルではあるが内部的に書込みパルスを発生する。かくし
て延長された読出しサイクル完了時にはＲＡＭ１〜３の
内容は全て正解データＣＤと同しになり、ｌビットエラ
ーは除去される。しかし、この１ビットエラーがハード
障害によるものであると、再書込みを行っても復旧でき
ず次に読出すときは再びエラーとなる。従って、このよ
うな再書込みを何回行ってもエラー訂正はできず、読出
しのサイクルタイムを無駄に延長するだけなので、規定
回数に達したら制御回路４′は再書込みを中止し、また
その旨をエラーログとして記録しておく。これは以後の
保守点検時の交換要否の資料となる。ＥＯＲ回路１７の
出力ではエラーを生じたことは分ってもＲＡＭ１〜３の
どれが障害ＲＡＭかは分らない。しかし一般には現場で
はチップ交換はせず、プリント板単位従ってＲＡＭ１〜
３の同時交換なので、この点は格別支障にはならない。
工場段階ではチップ交換が可能であるから、この場合は
別な手段でＲＡＭ１〜３のどれが異常かのチェックを行
なう。
別な手段でＲＡＭ１〜３のどれが異常かのチェックを行
なう。
第３図は制御回路４′の詳細である。図中、２０．２１
はアドレスレジスタ、３０〜３６．３８はＤ型フリップ
フロップ（ＦＦ）、３７はＪ−に型ＦＦ、４０はカウン
タ、５０〜５４はアンドゲ−ト、６０．６１はオアゲー
ト、６５はインバータ、１１０は外部アドレスＡＤＲを
取込むアドレスバス、１１１はＲＡＭ１〜３へのアドレ
スＡＤＲ′を出力する内部アドレスバス、１１２は起動
信号ＳＴを取込む信号線、１１３は動作指示信号（リー
ド／ライＩ−）Ｒ／Ｗを取込む信号線、１１４はエラー
信号ＥＲＲを取込む信号線、１１５はＲＡＭ１〜３にラ
イトイネーブルＷＥを与える信号線、１１６は同じ＜Ｒ
ＡＭ１〜３にチップセレクトＣ５を与える信号線、１２
０はクロックＧＫの信号線であり、信号線１１０，１１
２，１１３は第１図の信号ｉｎｌ Ｉ ００に、また信
号線１１１゜１１５．１１６は第１図の信号線１０１
ニ、さらに信号線１１４は第１図の信号線１０４に相当
する。
はアドレスレジスタ、３０〜３６．３８はＤ型フリップ
フロップ（ＦＦ）、３７はＪ−に型ＦＦ、４０はカウン
タ、５０〜５４はアンドゲ−ト、６０．６１はオアゲー
ト、６５はインバータ、１１０は外部アドレスＡＤＲを
取込むアドレスバス、１１１はＲＡＭ１〜３へのアドレ
スＡＤＲ′を出力する内部アドレスバス、１１２は起動
信号ＳＴを取込む信号線、１１３は動作指示信号（リー
ド／ライＩ−）Ｒ／Ｗを取込む信号線、１１４はエラー
信号ＥＲＲを取込む信号線、１１５はＲＡＭ１〜３にラ
イトイネーブルＷＥを与える信号線、１１６は同じ＜Ｒ
ＡＭ１〜３にチップセレクトＣ５を与える信号線、１２
０はクロックＧＫの信号線であり、信号線１１０，１１
２，１１３は第１図の信号ｉｎｌ Ｉ ００に、また信
号線１１１゜１１５．１１６は第１図の信号線１０１
ニ、さらに信号線１１４は第１図の信号線１０４に相当
する。
概略動作は次の１ｆｆ１りである。外部アドレスＡＤＲ
はアドレスレジスタ２０で一度受け、アドレスレジスタ
２１にそのサイクル中ホールドされる。
はアドレスレジスタ２０で一度受け、アドレスレジスタ
２１にそのサイクル中ホールドされる。
そして内部アドレスＡＤＲ′としてＲＡＭ１〜３に送ら
れる。起動信号ＳＴはＦＦ３０〜３４からなるシフトレ
ジスタに入力され、各種タイミング信号作成のもとにな
る。信号Ｒ／Ｗは１のときライ斗、０のときリードを指
示するもので、ＦＦ３５で一度受け、ＦＦ３６でそのサ
イクル中ホールドされる。Ｊ−に型ＦＦの出力であるチ
ップセレクトＣ８はＦＦ３０の１出力でオンとなり、Ｆ
Ｆ３２の１出力でオフとなる。このタイミングが通當の
サイクルタイムを規定する。ＦＦ３６の出力が１の状！
３（ライトモード）のときＦＦ３１の出力が１になると
ゲート５０．６０を通してライトイネーブルＷＥが出力
される。通常の読出しモードではＲ／Ｗ−０でＦＦ３６
の出力は０であるからＷＥはＯである。
れる。起動信号ＳＴはＦＦ３０〜３４からなるシフトレ
ジスタに入力され、各種タイミング信号作成のもとにな
る。信号Ｒ／Ｗは１のときライ斗、０のときリードを指
示するもので、ＦＦ３５で一度受け、ＦＦ３６でそのサ
イクル中ホールドされる。Ｊ−に型ＦＦの出力であるチ
ップセレクトＣ８はＦＦ３０の１出力でオンとなり、Ｆ
Ｆ３２の１出力でオフとなる。このタイミングが通當の
サイクルタイムを規定する。ＦＦ３６の出力が１の状！
３（ライトモード）のときＦＦ３１の出力が１になると
ゲート５０．６０を通してライトイネーブルＷＥが出力
される。通常の読出しモードではＲ／Ｗ−０でＦＦ３６
の出力は０であるからＷＥはＯである。
これに対し読出しサイクルでエラー信号ＥＲＲが１にな
るとＦＦ３８の出力が１になり、ゲート５４の出力でカ
ウンタ４０をカウントアツプすると同時にゲート５１．
５３を開き、またゲート５２を閉じる。従って、Ｊ−に
型ＦＦ３７はＦＦ３２の１出力ではリセットされなくな
り、代りにＦＦ３４の１出力でリセットされるまでサイ
クルタイムが延長される（２クロック分）。そして、こ
の途中でＦＦ３３の出力が１になると読出しサイクルで
はあるがライトイネーブルＷＥが生じ、第１図の正解デ
ータＣＤがＲＡＭ１〜３に再書込みされる。カウンタ４
０はこの再書込みの回数をカウントするもので、それが
規定数に達すると信号線４１をＯにしてゲート５４を閉
じ、以後エラー信号ＥＲＲが発生しても再書込みが行わ
れないようにする。従って、このカウンタ４０の内容を
保存しておけばエラーログとなる。
るとＦＦ３８の出力が１になり、ゲート５４の出力でカ
ウンタ４０をカウントアツプすると同時にゲート５１．
５３を開き、またゲート５２を閉じる。従って、Ｊ−に
型ＦＦ３７はＦＦ３２の１出力ではリセットされなくな
り、代りにＦＦ３４の１出力でリセットされるまでサイ
クルタイムが延長される（２クロック分）。そして、こ
の途中でＦＦ３３の出力が１になると読出しサイクルで
はあるがライトイネーブルＷＥが生じ、第１図の正解デ
ータＣＤがＲＡＭ１〜３に再書込みされる。カウンタ４
０はこの再書込みの回数をカウントするもので、それが
規定数に達すると信号線４１をＯにしてゲート５４を閉
じ、以後エラー信号ＥＲＲが発生しても再書込みが行わ
れないようにする。従って、このカウンタ４０の内容を
保存しておけばエラーログとなる。
以上述べたように本発明によれば、多数決論理をとる多
重化された記憶装置において、多数決による正解データ
が正常でも記憶素子から読出したデータにビットエラー
があればそれを再書込みによって訂正してしまうので、
システムダウンの原因となるエラーまでの余裕を常に持
たせておくことができる。なお実施例ではＲＡＭをＲＡ
Ｍ１〜３の３個設けた例を示したが勿論これは５個、７
個など設けてもよく、この場合は２ビットエラー、３ビ
ットエラーまで訂正可能である。
重化された記憶装置において、多数決による正解データ
が正常でも記憶素子から読出したデータにビットエラー
があればそれを再書込みによって訂正してしまうので、
システムダウンの原因となるエラーまでの余裕を常に持
たせておくことができる。なお実施例ではＲＡＭをＲＡ
Ｍ１〜３の３個設けた例を示したが勿論これは５個、７
個など設けてもよく、この場合は２ビットエラー、３ビ
ットエラーまで訂正可能である。
第１図は本発明の一実施例を示す部分構成図、第２図は
従来の多重化された記憶装置の一例を示す部分構成図、
第３図は第１図の制御回路の詳細図である。 図中、１〜３はＲＡＭ、４′は書込みおよび読出し制御
回路、５は多数決論理回路、１５は書込みデータ選択ゲ
ート、１７は排他論理和回路、３０〜３４はタイミング
作成用フリップフロップ、４０は再書込み回数カウンタ
、５１は再書込みパルス発生用ゲートである。
従来の多重化された記憶装置の一例を示す部分構成図、
第３図は第１図の制御回路の詳細図である。 図中、１〜３はＲＡＭ、４′は書込みおよび読出し制御
回路、５は多数決論理回路、１５は書込みデータ選択ゲ
ート、１７は排他論理和回路、３０〜３４はタイミング
作成用フリップフロップ、４０は再書込み回数カウンタ
、５１は再書込みパルス発生用ゲートである。
Claims (2)
- （１）１ビットの情報に対してｎ個の記憶素子を割当て
て同時に書込みまたは読出し動作を行い、そして該ｎ個
の記憶素子から読出されたｎビットの読出しデータを多
数決論理回路に入力してその正解データを外部に出力す
る多重化された記憶装置において、該ｎビットの読出し
データと該正解データを入力とする排他論理和回路を設
けて該読出しデータ中のビットエラーを検出し、そして
該ビットエラーを検出したときは該正解データを該ｎ個
の記憶素子に再書込みするようにしてなることを特徴と
する記憶装置。 - （２）規定回数の再書込みをしてもビットエラーが消失
しないときは以後の再書込みを中止し、該エラーを発生
した記憶素子のエラーログをとるようにしてなることを
特徴とする、特許請求の範囲第１項記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182416A JPS6161299A (ja) | 1984-08-31 | 1984-08-31 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182416A JPS6161299A (ja) | 1984-08-31 | 1984-08-31 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161299A true JPS6161299A (ja) | 1986-03-29 |
Family
ID=16117903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59182416A Pending JPS6161299A (ja) | 1984-08-31 | 1984-08-31 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161299A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7900036B2 (en) | 2006-12-18 | 2011-03-01 | International Business Machines Corporation | System and method for implementing boot/recovery on a data processing sysem |
| JP2016029537A (ja) * | 2014-07-25 | 2016-03-03 | Ｎｅｃプラットフォームズ株式会社 | コンピュータ装置、アドレス変換装置及びプログラム |
| JPWO2015193984A1 (ja) * | 2014-06-18 | 2017-04-20 | 株式会社日立製作所 | 集積回路およびプログラマブルデバイス |
-
1984
- 1984-08-31 JP JP59182416A patent/JPS6161299A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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