JPH01191236A - 疑似エラー発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置のエラー検出装置に係り、特にエ
ラー検出装置自体の試験に好適な擬似エラー発生方式に
関する。

〔従来の技術〕

従来、情報処理装置においては装置の信頼性を確保する
ため各種のエラーを検出する手段が設けられている。さ
らにこれらエラー検出手段自体の信頼性を確保するため
に、意図的にエラーが発生する条件を作り出し、エラー
検出手段の動作を確認する擬似エラー発生手段が設けら
れている。第２図を用いてこれを説明する。第２図は情
報処理装置の擬似エラー発生手段、およびエラー検出手
段に関する部分の構成を示すブロック図である。

第２図において１は中央処理装置（以下ＣＰＵと称する
）、２はデータバス、３はデータバス中の特定のビット
線、４はアドレスバス、５はＣＰＵ１の動作状態を示す
ステータス信号である。６はデコード回路で、アドレス
バス４の値とステータス信号５の値から、特定のアドレ
スへの書き込み状態を検出する。７は擬似エラー発生レ
ジスタ、８はオープンコレクタバッファゲートである。

以上の、デコード回路６、擬似エラー発生レジスタ７、
オープンコレクタバッファ８で、擬似エラー発生手段を
構成する。９はＣＰＵＩへのウェイト信号、１０はエラ
ー検出手段で本例ではタイマで構成する。ウェイト信号
９がウェイト状態を示している期間にカウントを行う。

１１はリセット信号である。

以下この回路の動作を説明する。

ＣＰＵＩがメモリやＩｌｏ等をアクセスした場合、タイ
マ１０はこれらから返されるウェイト信号９をモニタし
、ウェイト状態にある時間をカウントしている。ウェイ
ト状態が規定した時間を超えた場合はメモリ、Ｉｌｏ等
に重大な異常が発生しこれ以上のアクセスの継続は困難
と判断し、ＣＰＵＩに対しリセット信号１１を発生する
。この様なエラー状態を擬似的に発生させるには擬似エ
ラー発生レジスタ７ヘデータを書き込む。すなわち擬似
エラー発生レジスタ７に割り当てられた特定のアドレス
に対して、擬似エラー発生レジスタ７に割り当てられた
特定のビットにｕ　Ｈｕをセットしたデータを書き込む
、擬似エラー発生レジスタ７の出力はオープンコレクタ
バッファ８を通してウェイト信号９をウェイト状態に保
つ。このためエラー検出手段であるタイマ１０が正常に
動作しているのであればエラーを検出し、リセット信号
１１を発生する。逆にリセット信号１１が発生しないの
であれば、タイマ１ｏの異常と判定できるのである。な
お、この様な擬似エラーの発生については特開昭５５−
１５０４４１に記載されている。

〔発明が解決しようとする課題〕

しかし上記従来技術は、使用者の誤操作やプログラムの
誤り等について配慮されていない。つまり使用者の単純
な誤操作やプログラムの作成ミス、暴走等により誤って
上記擬似エラー発生レジスタへの書き込みが発生する事
があり、これらの原因によって使用者の意図しない擬似
エラーが発生してしまう恐れがあった。

本発明の目的は上記従来技術の問題点を排し、使用者の
意図しない擬似エラーの発生を防止することにある。

〔課題を解決するための手段〕

上記目的は前記擬似エラー発生レジスタへの特定データ
の複数回連続書き込みを検出する手段を設け、該手段の
出力によって擬似エラー発生レジスタが設定されるよう
構成する事で達成される。

〔作用〕

上記手段は擬似エラー発生レジスタへの書き込み１回ご
とに特定データの書き込みである事を検出し、さらにこ
の書き込みが連続して行われた事を検出する。そのため
特定データを複数回連続して書き込まないと擬似エラー
発生レジスタを設定する事はできない。それによって擬
似エラー発生レジスタを設定するための条件が極めて限
られるため、誤操作、プログラムミス等による擬似エラ
ーの発生を防止することができる。

〔実施例〕

以下、本発明の一実施例を第１図を用いて説明する。第
１図は一実施例の構成を示す図で、第２図と同一部分に
は同一番号を付しである。第１図において２１は擬似エ
ラー発生レジスタへの特定データの複数回連続書き込み
を検出する手段で、以下、条件限定手段と称する。２２
と２３はデコード回路で、２２はデータバス２の奇数番
目のビットが全てＨ１１致数目のビットが全てＬという
条件を検出する。２３はデータバス２２の偶数番目のビ
ットが全てＨ５５致数目のビットが全てＬという条件を
検出する。２４はフリップフロップ、２５は論理積回路
である。以下９本回路の動作を説明する。

擬似エラー発生レジスタ７を設定するためにはまずデコ
ード回路２２でデコードされる特定のデータを擬似エラ
ー発生レジスタのアドレスに書き込まなければならない
。ＣＰＵＩがこのデータを書き込むとデコード回路２２
の出力はＨとなり、フリップフロップ２４にはＨが記憶
される。次にデコード回路２３でデコードされる特定の
データを擬似エラー発生レジスタのアドレスに書き込ま
なければならない。本実施例ではデコード回路２２と２
３は互いに全ビットのＨ，Ｌを逆転したデータをそれぞ
れデコードしているため、前回の書き込みとは全ビット
のＨ，Ｌが逆転したデータを書き込む必要がある。ＣＰ
ｔＪｌがこのデータを書き込むと、デコード回路２３は
これを検出しその出力をＨとする。前回書き込み時にフ
リップフロップ２４にはＨが記載されており、その出力
及びデコード回路２３の出力が入力されている論理積回
路２５はＨを出力する。このため擬似エラー発生レジス
タ７にはＨが設定されることとなり。

オープンコレクタバッファ８を通して擬似エラー状態を
発生する。擬似エラー発生レジスタのアドレスに書き込
みがあってもそれがデコード回路２２でデコードされる
特定のデータでない限りフリップフロップ２４は設定さ
れないため、擬似エラーが発生する事はない。さらにフ
リップフロップ２４が設定された状態で擬似エラー発生
レジスタのアドレスに書き込みがあっても、その時のデ
ータがデコード回路２３でデコードされる特定のデータ
でない限り擬似エラー発生レジスタは設定されないため
、擬似エラーは発生しない。さらに、フリップフロップ
２４が設定された状態で擬似エラー発生レジスタへの書
き込みデータがデコード回路２３でデコードされる値以
外であった場合。

その値がデコード回路２２でデコードされる値でなけれ
ばフリッププロップ２４の設定値（Ｈ）は解除されてし
まう、そのため、擬似エラーを発生するためには、デコ
ード回路２２でデコードされる値を書き込み、その後、
続けてデコード回路２３でデコードされる値を書き込ま
なければならない。

このように特定の値の連続書き込みを検出する条件限定
手段２１を設けたため、デコード回路２２．２３で限定
される特定の値を連続して書き込まない限り擬似エラー
は発生しない。

使用者の誤操作やプログラムの作成ミス、暴走等の原因
で上記の様な限定された条件を発生する場合は極めて限
られるため、実質的にはこれらの要因による擬似エラー
の発生を防ぐ事が可能となる。

なお本実施例ではデコード回路２２．２３をそれぞれ全
データビットのＨ，Ｌが逆転した状態を検出する事とし
たが、特定のデータ値をデコードするのであれば必ずし
もこれに限定されるものではない。また本実施例では特
定データを２回書き込む事で擬似エラー発生レジスタを
設定する構成としたが、さらに条件を限定し、３回以上
の特定データ連続書き込みで擬似エラー発生レジスタを
設定できるようにする事も可能である。さらに本実施例
ではウェイト状態を発生する擬似エラーで説明したが、
これ以外の例えばパリティエラー等、他の擬似エラーに
も適用可能であることは言うまでもない。

〔発明の効果〕

本発明によれば、擬似エラー発生レジスタの設定条件を
極めて限定する事ができるため、使用者の意図しない擬
似エラーの発生を防止する事が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来例の構成を示すブロック図である。 １・・・ＣＰＵ、７・・・擬似エラー発生レジスタ。

Claims (1)

【特許請求の範囲】
1. １、少なくとも中央処理装置とエラー検出手段及び中央
   処理装置から設定可能な擬似エラー発生用レジスタを有
   する情報処理装置において、前記レジスタへの特定デー
   タの複数回に渡る書き込みを検出する手段を設け、該手
   段の出力を前記擬似エラー発生用レジスタの入力とした
   事を特徴とする擬似エラー発生回路。