JPS62159217A - デ−タ記憶装置 - Google Patents
デ−タ記憶装置Info
- Publication number
- JPS62159217A JPS62159217A JP61001035A JP103586A JPS62159217A JP S62159217 A JPS62159217 A JP S62159217A JP 61001035 A JP61001035 A JP 61001035A JP 103586 A JP103586 A JP 103586A JP S62159217 A JPS62159217 A JP S62159217A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control
- code
- instruction
- control code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はデータ記憶装置に関し、特に情報処理装置の外
部記憶装置としてのデータ記憶装置に関する。
部記憶装置としてのデータ記憶装置に関する。
従来技術
従来、この種のデータ記憶装置においては特に情報処理
装置の外部記憶装置として広く使用されている磁気ディ
スク装置においては、上位装置からの制御データ送受信
の方式として命令コードバス信号とデータバス信号とを
設け、それぞれの専用ストローブ信号を待つ方式が使わ
れてきた。しかし、この方式ではインタフェース信号線
を多く使用するので、このインタフェース信号線を少な
くするために、命令コードバス信号とデータバス信号の
両方をデータバス信号に乗せ、それぞれのストローブ信
号も専用ストローブ信号ではなく、複数本の制御コード
信号を使用し、その値によって命令コードストローブ信
号、データストローブ信号等の意味を持たせる方式が採
用されてきた。
装置の外部記憶装置として広く使用されている磁気ディ
スク装置においては、上位装置からの制御データ送受信
の方式として命令コードバス信号とデータバス信号とを
設け、それぞれの専用ストローブ信号を待つ方式が使わ
れてきた。しかし、この方式ではインタフェース信号線
を多く使用するので、このインタフェース信号線を少な
くするために、命令コードバス信号とデータバス信号の
両方をデータバス信号に乗せ、それぞれのストローブ信
号も専用ストローブ信号ではなく、複数本の制御コード
信号を使用し、その値によって命令コードストローブ信
号、データストローブ信号等の意味を持たせる方式が採
用されてきた。
この方式は全体としてのインタフェース信号線数を少な
くできるという利点を有するが、−力制御信号がコード
化されているために制御コード信号が２ビット以上同時
に変化すると誤作動などの支障が生じ、制御コード信号
の２ビット以上を同時に変化させることができないとい
う欠点があった。
くできるという利点を有するが、−力制御信号がコード
化されているために制御コード信号が２ビット以上同時
に変化すると誤作動などの支障が生じ、制御コード信号
の２ビット以上を同時に変化させることができないとい
う欠点があった。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、通常、制御コード信号の複数ビットが同
時に変化した場合にはこれを検出して異常信号を出し、
必要な場合に−は制御コードを２ビット以上同時に変化
させることができるデータ記憶装置を提供することを目
的とする。
されたもので、通常、制御コード信号の複数ビットが同
時に変化した場合にはこれを検出して異常信号を出し、
必要な場合に−は制御コードを２ビット以上同時に変化
させることができるデータ記憶装置を提供することを目
的とする。
発明の構成
本発明によるデータ記憶装置は、上位装置よりの制御コ
ード信号をデコード手段によりデコードして得られた命
令ストローブ信号によって前記上位装置からのデータバ
ス信号を記憶手段へ書き込むようにしたデータ記憶装置
であって、前記制御コード信号の複数ビットが同時に変
化した場合にこれを検出して異常信号を発生する監視手
段と、前記上位装置からのデータバス信号に含まれてい
る指令信号に応答して一定期間前記命令ストローブ信号
の発生を抑止する抑止手段とを有することを特徴とする
。
ード信号をデコード手段によりデコードして得られた命
令ストローブ信号によって前記上位装置からのデータバ
ス信号を記憶手段へ書き込むようにしたデータ記憶装置
であって、前記制御コード信号の複数ビットが同時に変
化した場合にこれを検出して異常信号を発生する監視手
段と、前記上位装置からのデータバス信号に含まれてい
る指令信号に応答して一定期間前記命令ストローブ信号
の発生を抑止する抑止手段とを有することを特徴とする
。
実施例
次に本発明によるデータ記憶装置の一実施例について図
面を参照して説明する。
面を参照して説明する。
第１図は本発明によるデータ記憶装置の一実施例を示す
７０７９図である。図において、１は制御コードデコー
ド回路、２は命令コード記憶回路、３は命令実行制御回
路、４は制御信号抑圧信号発生回路、５は制御コード監
視回路を夫々示し、本発明の一実施例はこれらにより構
成されている。
７０７９図である。図において、１は制御コードデコー
ド回路、２は命令コード記憶回路、３は命令実行制御回
路、４は制御信号抑圧信号発生回路、５は制御コード監
視回路を夫々示し、本発明の一実施例はこれらにより構
成されている。
上位装置（図示せず）から送られてくる制御コード信号
６は、制御コードデコード回路１でデコードされ、命令
ストローブ信号９．データストローブ信号及び待機信号
等の制御信号８として出力される。この制御信号８とク
ロック１４とにより制御コード信号６の複数ビットが同
時に変化したか否かを制御コード監視回路５で監視し、
制御コード信号６の複数ビットが同時に変化したことを
検出した場合には制御コード異常信号１５を出力する。
６は、制御コードデコード回路１でデコードされ、命令
ストローブ信号９．データストローブ信号及び待機信号
等の制御信号８として出力される。この制御信号８とク
ロック１４とにより制御コード信号６の複数ビットが同
時に変化したか否かを制御コード監視回路５で監視し、
制御コード信号６の複数ビットが同時に変化したことを
検出した場合には制御コード異常信号１５を出力する。
また、上位装置から送られてくるデータバス信号７に乗
っている命令コード１０は制御フードデコード回路１か
らの命令ストローブ信号９のタイミングで命令コード記
憶回路２に記憶され、さらに命令コード１０は命令実行
制御回路３でパリティエラー等の異常がないことを確認
され、装置各部に予め規定された動作を指示するための
動作指示信号１１として出力される。動作指示信号１１
には、磁気ディスク装置においてヘッドを移動させるシ
ーク命令やデータの読み書きを指示するリードライト命
令も含まれ、本実施例ではデータバス信号７に乗ってく
る命令コード１０に続いて転送されてくるデータをデー
タストローブ信号（図示せず）のタイミングで受は取る
動作も含まれる。
っている命令コード１０は制御フードデコード回路１か
らの命令ストローブ信号９のタイミングで命令コード記
憶回路２に記憶され、さらに命令コード１０は命令実行
制御回路３でパリティエラー等の異常がないことを確認
され、装置各部に予め規定された動作を指示するための
動作指示信号１１として出力される。動作指示信号１１
には、磁気ディスク装置においてヘッドを移動させるシ
ーク命令やデータの読み書きを指示するリードライト命
令も含まれ、本実施例ではデータバス信号７に乗ってく
る命令コード１０に続いて転送されてくるデータをデー
タストローブ信号（図示せず）のタイミングで受は取る
動作も含まれる。
制御信号抑圧指示信号１２は、制御コード信号６を同時
に複数ビット変化させたい時に、動作指示信号１１の一
つとして命令実行制御回路３がら出力されて制御信号抑
圧信号発生回路４に入力され、クロック１４が計数され
ることにより、一定期間制御信号抑圧信号１３として発
生されて制御コードデコード回路１に入力される。
に複数ビット変化させたい時に、動作指示信号１１の一
つとして命令実行制御回路３がら出力されて制御信号抑
圧信号発生回路４に入力され、クロック１４が計数され
ることにより、一定期間制御信号抑圧信号１３として発
生されて制御コードデコード回路１に入力される。
第２図は第１図の制御デコード回路１の詳細な内容を示
す回路図、第３図は第１図の命令コード記憶回路２及び
命令実行制御回路３の詳細な内容を示す回路図、第４図
は第１図の制御信号抑圧信号発生回路４の詳細な内容を
示す回路図、第５図は第１図の制御コード監視回路の詳
細な内容を示す回路図、第６図は第５図の動作を説明す
るタイミングチャート、第７図は制御信号抑圧指示信号
を受けた時の第５図のタイミングチャートである。
す回路図、第３図は第１図の命令コード記憶回路２及び
命令実行制御回路３の詳細な内容を示す回路図、第４図
は第１図の制御信号抑圧信号発生回路４の詳細な内容を
示す回路図、第５図は第１図の制御コード監視回路の詳
細な内容を示す回路図、第６図は第５図の動作を説明す
るタイミングチャート、第７図は制御信号抑圧指示信号
を受けた時の第５図のタイミングチャートである。
まず、これらの図をもとに通常の状態で制御コード信号
６の複数ビットが同時に変化した場合を説明する。
６の複数ビットが同時に変化した場合を説明する。
制御コード信号６は第２図に示すように、デコーダ２１
により制御コードデコード信号２７にデコードされた後
、各信号はそれぞれアンドゲート２３．２４．２５．２
６に入力される。アンドゲート２３．２４．２５．２６
には制御信号抑圧信号１３をインバータ２２によって極
性反転したものが入力されるため、制御信号抑圧信号１
３がアクティブでない時のみ、つまり制御信号抑圧指示
信号１２が出力されていない時に制御信号８を出力する
。この制御信号８は第５図に示すように、クロック１４
により逐次レジスタ５１に蓄えられて遅延１制御信号５
９となる。この遅延１制御信号５９はクロック１４によ
り逐次レジスタ５２に蓄えられて遅延２制御信号６０と
なる。遅延１制御信号５つと遅延２制御信号６０はアン
ドゲート５３．５４．５５．５６とオアゲート５７で構
成されるアンドオア回路により異常検出信号６１を出力
する。この時、アンドゲート５３には遅延１制御信号（
５９−１＞と遅延２制御信号３（６〇−３）が、アンド
ゲート５４には遅延１制御信号２ （５９−２＞と遅延
２制御信号４ （６０−４）が、アンドゲート５５には
遅延１制御信号３（５９−３）と遅延２制御信号１ （
６０−１）が、アンドゲート５６には遅延１制御信号４
（５９−４）と遅延２制御信号２ （６０−２）がそ
れぞれ入力されている。制御コード信号６の複数ビット
が同時に変化した場合、第６図に示すタイミングチャー
トにおいて、制御コード６が例えば“１０”から０１゛
′に同時に変化するような場合、異常検出信＠６１−は
アンドゲート５５で検出されて、フリップフロップ５日
をセットし、制御コード異常信号１５が出力される。尚
、第６図において制御コード“１０”、 “ｏｏ”、
“’０１”、 “’１１”はそれぞれ命令ストロ
ーブ、待機、データストローブ、選択解除等の意味を持
つ信号である。
により制御コードデコード信号２７にデコードされた後
、各信号はそれぞれアンドゲート２３．２４．２５．２
６に入力される。アンドゲート２３．２４．２５．２６
には制御信号抑圧信号１３をインバータ２２によって極
性反転したものが入力されるため、制御信号抑圧信号１
３がアクティブでない時のみ、つまり制御信号抑圧指示
信号１２が出力されていない時に制御信号８を出力する
。この制御信号８は第５図に示すように、クロック１４
により逐次レジスタ５１に蓄えられて遅延１制御信号５
９となる。この遅延１制御信号５９はクロック１４によ
り逐次レジスタ５２に蓄えられて遅延２制御信号６０と
なる。遅延１制御信号５つと遅延２制御信号６０はアン
ドゲート５３．５４．５５．５６とオアゲート５７で構
成されるアンドオア回路により異常検出信号６１を出力
する。この時、アンドゲート５３には遅延１制御信号（
５９−１＞と遅延２制御信号３（６〇−３）が、アンド
ゲート５４には遅延１制御信号２ （５９−２＞と遅延
２制御信号４ （６０−４）が、アンドゲート５５には
遅延１制御信号３（５９−３）と遅延２制御信号１ （
６０−１）が、アンドゲート５６には遅延１制御信号４
（５９−４）と遅延２制御信号２ （６０−２）がそ
れぞれ入力されている。制御コード信号６の複数ビット
が同時に変化した場合、第６図に示すタイミングチャー
トにおいて、制御コード６が例えば“１０”から０１゛
′に同時に変化するような場合、異常検出信＠６１−は
アンドゲート５５で検出されて、フリップフロップ５日
をセットし、制御コード異常信号１５が出力される。尚
、第６図において制御コード“１０”、 “ｏｏ”、
“’０１”、 “’１１”はそれぞれ命令ストロ
ーブ、待機、データストローブ、選択解除等の意味を持
つ信号である。
次に制御コード信号６の複数ビットを同時に変化させた
い場合について説明する。この場合のタイミングチャー
トが第７図に示されている。
い場合について説明する。この場合のタイミングチャー
トが第７図に示されている。
制御コード信号６の複数ビットを同時に変化させたい場
合、命令実行制御回路３から動作指示信号１１の１つと
して制御信号抑圧指示信号１２を出力させる。第４図に
示すようにこの制御信号抑圧指示信号１２が７リツプフ
ロツプ４３に入力されると、フリップフロップ４３がセ
ットされてカウンタリセット信号４６がインアクティブ
として出力されカウンタ４１がセットされ、クロック１
４を計数し始め、カウント値４４がデコーダ４２に入力
される。このカウント値４４が所定の割数値になった時
、つまり所定の時間が経過後デコーダ４２はカウント一
致信号４５を出力してフリップフロップ４３をリセット
する。またフリップフロップ４３は制御信号抑圧指示信
号１２が入力されると制御信号抑圧信号１３を出力する
。この制御信号抑圧信号１３は第２図に示すように、イ
ンバータ２２に入力されてインアクティブとなってアン
ドゲート２３．２４，２５．２６に入力される。このた
め制御信号８は出力されなくなる。つまり第７図のタイ
ミングチャートに示すように制御信号抑圧指示信号１２
によって、一定の時間だけ制御コード信号６が制御信号
８として出力されなくなるので、これが解除されてから
制御コード信号６は複数ビット変化した後の制御信号８
として出力されることになる。
合、命令実行制御回路３から動作指示信号１１の１つと
して制御信号抑圧指示信号１２を出力させる。第４図に
示すようにこの制御信号抑圧指示信号１２が７リツプフ
ロツプ４３に入力されると、フリップフロップ４３がセ
ットされてカウンタリセット信号４６がインアクティブ
として出力されカウンタ４１がセットされ、クロック１
４を計数し始め、カウント値４４がデコーダ４２に入力
される。このカウント値４４が所定の割数値になった時
、つまり所定の時間が経過後デコーダ４２はカウント一
致信号４５を出力してフリップフロップ４３をリセット
する。またフリップフロップ４３は制御信号抑圧指示信
号１２が入力されると制御信号抑圧信号１３を出力する
。この制御信号抑圧信号１３は第２図に示すように、イ
ンバータ２２に入力されてインアクティブとなってアン
ドゲート２３．２４，２５．２６に入力される。このた
め制御信号８は出力されなくなる。つまり第７図のタイ
ミングチャートに示すように制御信号抑圧指示信号１２
によって、一定の時間だけ制御コード信号６が制御信号
８として出力されなくなるので、これが解除されてから
制御コード信号６は複数ビット変化した後の制御信号８
として出力されることになる。
尚、前記データバス信号７の内容は第３図に示すように
命令ストローブ化＠９により命令コード１０としてレジ
スタ３１に記憶され、さらに命令コード１０はデコーダ
３２によりデコードされ、装置各部に予め規定された動
作を指示する動作指示信号１１になる。この時命令コー
ド１０がパリティビットを含んでいると、パリティチェ
ック回路３３によりこれが検出され、デコード禁止信号
３４がデコーダ３２に出力されて動作指示信号１１が出
力されるのを禁止する。
命令ストローブ化＠９により命令コード１０としてレジ
スタ３１に記憶され、さらに命令コード１０はデコーダ
３２によりデコードされ、装置各部に予め規定された動
作を指示する動作指示信号１１になる。この時命令コー
ド１０がパリティビットを含んでいると、パリティチェ
ック回路３３によりこれが検出され、デコード禁止信号
３４がデコーダ３２に出力されて動作指示信号１１が出
力されるのを禁止する。
このように本発明によるデータ記憶装置の一実施例は、
通常の場合に制御コード信号６の複数ビットが同時に変
化すると異常信号を発し、また制御コード信号６を複数
ビット同時に変化させたい時は、制御信号抑圧指示信号
１２を出力させることにより、制御コードデコード回路
１の動作を一定時間停止させ、その解除後に制御コード
信号６が複数ビット変化した信号が得られ、この時には
異常信号は出力されない。
通常の場合に制御コード信号６の複数ビットが同時に変
化すると異常信号を発し、また制御コード信号６を複数
ビット同時に変化させたい時は、制御信号抑圧指示信号
１２を出力させることにより、制御コードデコード回路
１の動作を一定時間停止させ、その解除後に制御コード
信号６が複数ビット変化した信号が得られ、この時には
異常信号は出力されない。
発明の詳細
な説明したように本発明によれば、通常の動作時には、
制御コード信号の複数ビットが同時に変化した場合には
これを検出して異常信号を出力し、制御コード信号を複
数ビット同時に変化させたい場合には、制御信号抑圧指
示信号の出力によリ、制御コードデコード回路の動作を
一定時間停止させ、これが解除後に異常信号を出力する
ことなく、ｔｉｌ制御コード信号の複数ビットの変化を
実現できるデータ記憶装置を提供することができるとい
う効果がある。
制御コード信号の複数ビットが同時に変化した場合には
これを検出して異常信号を出力し、制御コード信号を複
数ビット同時に変化させたい場合には、制御信号抑圧指
示信号の出力によリ、制御コードデコード回路の動作を
一定時間停止させ、これが解除後に異常信号を出力する
ことなく、ｔｉｌ制御コード信号の複数ビットの変化を
実現できるデータ記憶装置を提供することができるとい
う効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の制御コードデコード回路の回路図、第３図は第１図
の命令コード配憶回路及び命令実行制御回路の回路図、
第４図は第１図の制御信号抑圧信号発生回路の回路図、
第５図は第１図の制御コード監視回路の回路図、第６図
は第５図のタイミングチャート、第７図は制御信号抑圧
指示信号を受けた時の第５図のタイミングチャートであ
る。 主要部分の符号の説明 １・・・・・・制御コードデコード回路２・・・・・・
命令コード記憶回路 ３・・・・・・命令実行制御回路 ４・・・・・・制御信号抑圧信号発生回路５・・・・・
・制御コード監視回路 ６・・・・・・制御コード信号 ７・・・・・・データバス信号 ８・・・・・・制御信号
図の制御コードデコード回路の回路図、第３図は第１図
の命令コード配憶回路及び命令実行制御回路の回路図、
第４図は第１図の制御信号抑圧信号発生回路の回路図、
第５図は第１図の制御コード監視回路の回路図、第６図
は第５図のタイミングチャート、第７図は制御信号抑圧
指示信号を受けた時の第５図のタイミングチャートであ
る。 主要部分の符号の説明 １・・・・・・制御コードデコード回路２・・・・・・
命令コード記憶回路 ３・・・・・・命令実行制御回路 ４・・・・・・制御信号抑圧信号発生回路５・・・・・
・制御コード監視回路 ６・・・・・・制御コード信号 ７・・・・・・データバス信号 ８・・・・・・制御信号
Claims (1)
- 上位装置よりの制御コード信号をデコード手段によりデ
コードして得られた命令ストローブ信号によって前記上
位装置からのデータバス信号を記憶手段へ書き込むよう
にしたデータ記憶装置であって、前記制御コード信号の
複数ビットが同時に変化した場合にこれを検出して異常
信号を発生する監視手段と、前記上位装置からのデータ
バス信号に含まれている指令信号に応答して一定期間前
記命令ストローブ信号の発生を抑止する抑止手段とを有
することを特徴とするデータ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61001035A JPS62159217A (ja) | 1986-01-07 | 1986-01-07 | デ−タ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61001035A JPS62159217A (ja) | 1986-01-07 | 1986-01-07 | デ−タ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62159217A true JPS62159217A (ja) | 1987-07-15 |
Family
ID=11490307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61001035A Pending JPS62159217A (ja) | 1986-01-07 | 1986-01-07 | デ−タ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62159217A (ja) |
-
1986
- 1986-01-07 JP JP61001035A patent/JPS62159217A/ja active Pending
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