JPS6319053A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パーソナルコンピュータやワートフロセサな
どのエレクトロニクス機器に用いて好適なメモリ装置に
関する。

〔従来の技術〕

パーソナルコンピュータやワードプロセサナトのエレク
トロニクス機器に用いられるメモリ装置は、たとえば、
ベーシックマスター＋　６ｏｏｏシリ一ズ技術資料ハー
ドウエア編（＋９８３　）　ｐ、６４に開示の技術に代
表されるようなパリティエラーチェック機能を有してお
り、パリティエラーが発生したときには、システムを停
止するなどしてメモリ装置の信頼性を高めるようにして
いる。。

第５図はかかるメモリ装置を示すブロック図であって、
１はパリティビット用メモリ、２はアドレス線、３は制
御信号線、４は信号線、５はパリティピット生成／バυ
ティエラー検出回路、６はデータ線、７，８は信号線、
９はＣＰＵ　（中央処理装置）、１０は１バイト分のデ
ータ用メモリである。

なお、第４図は第５図のパリティビット用メモリ１およ
びパリティピント生成パリティエラー検出回路５の部分
を抜き出して示したものである。

次に、この従来技術の動作について説明する。

ＣＰＵ　９からのデータをメモリ装置に書き込むとぎに
は、ＣＰＵ　９から制御信号線６を介して制御信号が供
給され、これによってメモリ装置の各アドレス領域は書
込みモードに設定される。メモリ装置には、データを記
憶するデータ用メモリとパリティピットを記憶するパリ
ティピット用メモリとを有し、１つの番地は１バイト分
のデータ用メモリとこれに付随したパリティビット用メ
モリとの対からなっている。第５図では、この１バイト
分のデータ用メモリとしてデータ用メモリ１０を示して
おり、このデータ用メモリ１０にパリティビット用メモ
リ１が付随している。すなわち、１バイト分の各データ
用メモリにパリティビット用メモリが付随している。

次に、ＣＰＵ　９からアドレス線２を通してアドレス信
号がメモリ装置に供給され、所定の１バイト分のデータ
用メモリ（ここでは、データ用メモリ１０とする）が指
定される。また、これとともに、このデータメモリ１０
に付随したパリティピット用、　３　。

メモリ１も指定される。ＣＰＵ　９が出力するデータ（
ここでは、８ビツトとする）は、データ線６を介してデ
ータ用メモリ１０に供給され、そこに書き込まれる。

また、このデータは、各ピットが入力Ａ−Ｈとシテ、パ
リティピット生成／パリティエラー検出回路５に供給さ
れ、このデータに対する１ビツトのパリティが生成され
る。このパリティピットは入力Ａ−Ｈのうちの”Ｈ”と
なる入力の数が偶数のときには＠Ｈ”、奇数のときには
Ｌ″であり、パリティピット生成パリティエラー検出回
路５の出力端子ＥＶから信号線７に出力されてパリティ
ビット用メモリ１に書き込まれる。

このようにして、メモリ装置のデータが書き込まれたデ
ータ用メモリに付随したパリティビット用メモリに、そ
のデータのパリティビットが書き込せれる。

メモリ装置からのデータ読出しのときには、ＣＰＵ　９
から制御信号線３を介して送られる制御信号によってメ
モリ装置は書出しモードとなり、ま、　４　。

た、ＣＰＵ　９からアドレス線２を介して送られるアド
レス信号によってメモリ装置の所定番地のデータ用メモ
リが指定される。

このデータ用メモリが図示するデータ用メモリ１０とす
ると、このデータ用メモリ１０から読み出されたデータ
は、データ線６を介してＣＰＵ　９に取り込まれるとと
もに、各ピットが入力Ａ−Ｈとしてパリティピット生成
／パリティエラー検出回路５に供給される。これと同時
に、パリティビット用メモリ１からこのデータに対する
パリティピットが読み出され、信号線４を介し、入力Ｉ
としてパリティピット生成／パリティエラー検出回路５
に供給される。

パリティピット生成／パリティエラー検出回路５は、入
力Ａ−１によってデータにパリティエラーが有るか否か
を判定し、パリティエラーがあるときには”Ｌ”、パリ
ティエラーがないときには１Ｂ“の判定信号を出力端子
ＯＤから信号線８を介してＣＰＵ　９に供給する。この
判定信号が”Ｌ”のときには（すなわち、ＣＰＵ９に取
り込まれるデータにパリティエラーがあるときには）、
ｃｐＵｑはＮＭＩ（マスク不能割込み）が要求され、メ
モリエラーの処理プログラムに制御が移ることになる。

なお、電源投入時では、パリティビット用メモリ１にお
けるピットが不安定なために、まず。

ＣＰＵ９が初期設定プログラムによってメモリ装置の全
ての番地に何らかのデータを書き込む。これにより、パ
リティビット用メモリ１の内容とデータ用メモリ１０の
内容とが確定する。次に、ＣＰＵ　９はメモリ装置の全
ての番地からのデータ読み出しを行ない、読み出された
データと先の書き込みデータとが一致しているか否か、
およびパリティエラーが発生しているか否かを確認する
。これでメモリ装置がチェックされるが、電源投入時に
は。

このようなチェックを行なうのが一般的である。

〔発明が解決しようとする問題点〕

ところで、上記のようなメモリ装置が正しく動作するた
めには、パリティエラーの検出が正しく行なわれること
が前提となる。一般に、パリティエラーは、α線障害や
電源ノイズなどによって不定期にかつ極めてまれに発生
する事象である。このために、従来では、パリティエラ
ーが発生すると、これは上記のような原因によって生じ
たものと考えられてきた。

しかしながら、パリティピット生成／パリティエラー検
出回路自体が原因（たとえば、故障）となってパリティ
エラーが生ずる場合もあり得、これを知らずにパリティ
エラーが生じたままプログラムを実行すると、パリティ
エラーによるプログラムの暴走などの不都合が起こる可
能性があり、この分メモリ装置がパリティチェック機能
に対する信頼性が低くなるという問題があった。

本発明の目的は、かかる従来技術の問題点を解消し、エ
ラーチェック機能に対する信頼性が向上したメモリ装置
を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、エラーの発生手
段を設け、メモリから読み出されたデータに故意にエラ
ーを生じさせてエラー検出回路に供給する。

、　７　、 〔作用〕 メモリの各番地からのデータに対して故意にエラーを生
じさせ、このとき、エラー検出回路がいずれもエラーを
検出しないならば、エラー検出回路は故障していること
になる。

〔実施例〕

以下、本発明の実施例を図面によって説明する。

第１図は本発明によるメモリ装置の一実施例を示す要部
ブロック図であって、３０はパリティエラー発生装置、
３１はデータ線、３２はアドレスデコード線、６３はＩ
１０書込み線、３４はリセット信号線、３５は論理ゲー
ト、３６はｃｐｔｔｑ（第６図）からみたＩ１０レジス
タ、５７　、５８はＡＮＤゲート、６９はＯＲゲート、
４０．４１はインバータ、４２は信号線であり第４図に
対応する部分には同一符号をつけて重複する説明を省略
する。

第１図において、パリティビット用メモリ４とパリティ
ビット生成／パリティエラー検出回路５との間にパリテ
ィエラー発生装置３０が設けられている。

・８・ パリティエラー発生装置６０は論理ゲート３５゜Ｉ１０
レジスタ５６　、　ＡＮＤゲート５７．５Ｂ　、　ＯＲ
ゲート６９、インバータ４０．ｉＮからなっている。Ｉ
１０レジスタ３６はデータ線６の１ビツトをＣ入力とし
。

論理ゲート３５の出力をＣ入力とするＤ型ラッテであり
、ｃｐｕ（第１図）からリセット信号線３４を介して供
給されるリセット信号によってリセットされる。また、
論理ゲート６５は、２人力を反転してＮＡＮＤ演算する
回路であって、これら２人力はＣＰＵ　９からアドレス
デコード線Ｓ２　、　’１０書込み線５３を介して供給
される信号である。

Ｉ１０レジスタ５６のＱ出力は、一方では直接ＡＮＤゲ
ート３８に、他方ではインバータ４０で反転されてＡＮ
Ｄゲート３７に供給される。また、パリティビット用メ
モリ４から読み出されたパリティビットは、信号線４を
介し、一方では直接ＡＮＤゲート３７に、他方ではイン
バータ４１で反転されてＡＮＤゲート６８に供給される
。ＡＮＤグー）　５７．５８の出力は。

夫々、　ＯＲゲート５９および信号線４２を入カレ、１
入力としてパリティビット生成／パリティエラー検出回
路５に供給される。

Ｉ１０レジスタ６６は、リセット信号線３４からのリセ
ット信号によってリセットされたときには、“Ｌ′のＱ
出力を発生する。これにより、ＡＮＤゲート３８はその
出力が”Ｌ”に固定されてオフ状態となり、パリティビ
ット用メモリ１から読み出されたパリティビットは、そ
のままＡＮＤゲート６７およびＯＲゲート６９を通り、
１入力としてパリティビット生成／パリティエラー検出
回路５に供給される。

これは、第６図および第４図で説明したメモリからのデ
ータのパリティエラー検出動作であり。

メモリの通常のデータ読出しに際して行なわれる。

ＣＰＵ　９からアドレスデコード線３２．’１０書込み
線３５を介して信号が供給されると、論理ゲート６５の
出力により、データ線６１の信号がＩ１０レジスタ３６
に取り込まれ、そのＱ出力は“Ｈ“となる。このために
、ＡＮＤゲート３７はオフ状態となり、ノくリティビッ
ト用メモリ１から読み出されたノくリテイビットは、イ
ンバータ４１で反転された後、ＡＮＤゲート３８．ＯＲ
ゲート３９を介し、！入力としてノくリティピット生成
／パリティエラー検出回路５に供給される。

ここで、パリティピット用メモリ１から読み出されたパ
リティピットを反転してパリティピット生成／パリティ
エラー検出回路５に供給することは、パリティエラーを
故意に生じさせるようにするものであり、この実施例は
、これを用いてパリティピット生成／パリティエラー検
出回路５が正常か否かのチェックを行なうものである。

′１以下、第２図に示すフローチャートを用いてこのチ
ェック動作を説明する。

まず、システムの起動にともなって、初期プログラムに
より、第５図で説明したように、メモリの少なくとも２
以上の所定番地にチェック用のデータを書き込む。この
チェック用データの書込みが終ると、先の従来技術と同
様に、一般的なメモリチェックを実行して各番地におけ
るデータ用メモリの内容とパリティピット用メモリの内
容とを確定する（以上、ステップ１０１）。

次に、チェック開始を指令してこのメモリを読出しモー
ドとし、またＣＰＵ　９からＩ１０書込み線３３を介し
て”Ｌ”の信号を論理ゲート３５に送り、’／。

書込み線３３を”Ｌ”に保持する。そして、ＣＰＵ　９
はメモリにおけるチェック用データが記憶された番地を
指定するとともに、少なくとも１ビツトが°Ｈ”のデー
タをデータ線６に出力する。このデータの”Ｈ”ピット
はデータ線３１を介してＩ１０レジスタ３６に入力され
る。また、このとき、番地指定によってアドレスデコー
ド線３２を通して”Ｌ”のノくルスが論理ゲート６５に
供給され、その出力は“Ｌ”となってその立下りエツジ
で１／１０レジスタ３６がＤ入力を取り込む。これによ
り、Ｉ１０レジスタ５６のＱ出力は”Ｈｏとなる。Ｉ１
０レジスタ５６に対するかかる動作を、以下、ｒ　’１
０レジスタ３６に”Ｈ”を設定するという」（以下、ス
テップ１０２）。

次に、上記の番地指定によってメモリの指定された番地
からチェック用データが読み出され、データ線６を介し
てパリティピット生成／パリティエラー検出回路５に供
給される。これと同時に、パリティピット用メモリ１か
らこのチェック用デ・　１２　・ 一夕に対するパリティピットが読み出され、信号線４を
介してパリティエラー発生装置３０に供給される。ここ
で、Ｉ１０レジスタ５６のＱ出力は１Ｂ”であるから、
このパリティピットは、インバータ４１で反転された後
、ＡＮＤゲート３Ｂ　、　ＯＲゲート３９および信号線
４２を介し、！入力としてパリティピット生成／パリテ
ィエラー検出回路５に供給される（以上、ステップ１０
Ｓ）。

そこで、パリティピット生成／パリティエラー検出回路
５は、これら人力Ａ−１からパリティエラーの有無を検
出する（ステップ１０４）。

■　ステップ＋０４の処理でパリティエラーが検出され
ないときには、データ用メモリから読み出されたチェッ
ク用データとパリティピットとのいずれかにエラーがあ
る場合、または、パリティピット生成／パリティエラー
検出回路５が誤動作した場合が考えられる。

そこで、この場合には、次に、メモリの他の番地からチ
ェック用データとパリティピットとヲ読み出しくステッ
プ＋ＯＳ）、同様にして、パリティピット生成／パリテ
ィエラー検出回路５でパリティエラーの有無を検出する
（ステップ１０６）。

ここで、パリティエラーが検出されると、少なくともパ
リティピット生成／パリティエラー検出回路５はパリテ
ィエラー検出動作を行なっておりステップ１０４では、
先のチェック用データおよびパリティピットのいずれか
にエラーがあって、パリティピットをパリティエラー発
生装置５０で反転した結果、このエラーが失〈なったと
考えられる。

したがって、この場合には、メモリのこれらチェック用
データおよびパリティピットが記憶されている番地に対
してパリティエラーが発生すると判定する（ステップ１
０７）。

これに対し、ステップ１０６での処理でパリティエラー
が検出されないときには、メモリの２つの番地で同時に
パリティエラーが生ずることはほとんど起り得られない
から、パリティピット生成／パリティエラー検出回路１
０８が故障していると判定する（ステップ１０８）。

■　ステップ１０４の処理でパリティエラーが検出され
たときには、読み出されたチェック用データとパリティ
ビットとに誤りがない場合、または、これらのいずれか
に誤りがある場合が考えられるが、パリティビット生成
／パリティエラー検出回路５は故障していない。

そこで、ステップ１０４でパリティエラーがあると判定
されると、次に、ＣＰＵ　９をリセット信号線６４を介
してリセット信号を送り、’１０レジスタ３６をリセッ
トする。これによってそのＱ出力は°Ｌ”となり、　Ａ
ＮＤゲート３８はオフ状態、ＡＮＤゲート６７はオン状
態となる。これを［Ｉ１０レジスタ６６ニ＠Ｌ”を設定
する」という（ステップ１０９）。そして、メモリの同
じ番地からチェック用データとパリティビットを再度読
み出し、パリティビット生成／ハリティエラー検出回路
５に供給する。このとき、番地指定とともにアドレスデ
コード線５２に”Ｌ”のパルスが供給されるが、データ
線６１からは”Ｈ”のビットが供給されず、Ｉ１０レジ
スタ６６のＱ出力は“Ｌ”のま１である。また、パリテ
ィビットはＡＮＤゲート５７　、　ＯＲゲート３９を通
り１反転され・　１５・ ずにパリティビット生成／パリティエラー検出回路５に
供給される。

パリティビット生成／パリティエラー検出回路５は、こ
れら人力Ａ−１に対してパリティエラーの有無を検出す
る（ステップ１１０）が、パリティエラーが検出されな
いときには、メモリから読み出されたチェック用データ
およびパリティビットにエラーがなく、かつパリティビ
ット生成／パリティエラー検出回路５は正常に動作して
いることになる（ステップ１１１）。これに対し、ステ
ップ１１０の処理でパリティエラーが検出されたときに
は、メモリのこれらチェック用データ、パリティピット
が書き込まれている番地に対してパリティエラーが発生
したと判定する。

このようにして、パリティピント生成／パリティエラー
検出回路５が正常に動作するかあるいは故障しているか
判定でき、パリティビット生成／パリティエラー検出回
路５が正常に動作しているときには、メモリの全ての番
地についてチェックすることにより、どの番地でパリテ
ィエラーが生・　１６・ するかが判定できる。そこで、エラー処理プログラムを
上記夫々のケースに対して分岐し、ユーザに夫々のケー
スを知らせるなどの処理を施こすことにより、パリティ
エラー検出が正常に行なわれているか否か、また、パリ
ティエラー検出が正常に行なわれていれば、パリティピ
ットの生成回路の故障の有無やメモリのパリティビット
用メモリを含めた番地のいずれでパリティエラーが化ス
ルかを確認することができるものであって、パリティエ
ラーの検出に対する信頼性が高まり、メモリから読み出
されたデータの信頼性が常に高く保たれてプログラムの
暴走なども未然に防ぐことができる。

かかるチェックは、メモリ装置を起動するときに行なっ
てもよいし、ある期間毎に定期的に行なってもよい。ま
た、特別にチェック用のデータを用いずに、実際に所望
処理のために使用されるデータでもってチェックを行な
うようにしてもよいさらに、エラーチェック方式として
は、パリティ方式によらず、ＦＣＣなどの他の方式であ
ってもよ（）。

〔発明の効果〕

以上説明したように、本発明によれば、エラー検出が正
常であるか否かの確認が可能となり、読み出されたデー
タの信頼性を常に高く保つことができるとともに、エラ
ーによるプログラムの暴走などを未然に防止することが
できる。

【図面の簡単な説明】

第１図は本発明によるメモリ装置の一実施例を示す要部
ブロック図、第２図はそのチェック動作を示すフローチ
ャート、第６図は従来のメモリ装置の一例を示すブロッ
ク図、第４図は第６図の要部を示すブロック図である。 １・・・・・・・・・・・・パリティビット用メモリ５
・・・・・・・・・・・・パリティピント生成／パリテ
ィエラー検出回路

Claims (1)

1. 【特許請求の範囲】 １、記憶されるデータに対するエラー検出信号を生成す
   る第１の手段と、該データの読出しに際して同時に読み
   出される該エラー検出信号を用い該データに対するエラ
   ーの有無を検出する第２の手段を備えたメモリ装置にお
   いて、エラーを発生する第５の手段を設け、該第２の手
   段の入力に該エラーを付加することにより、少なくとも
   該第２の手段の動作が正常か否かを確認可能に構成した
   ことを特徴とするメモリ装置。 ２、特許請求の範囲第１項において、前記エラー検出信
   号はパリティビットであって、前記第２の手段は読み出
   された該パリティビットを反転することを特徴とするメ
   モリ装置。