JPH0253169A - マルチマイクロプロセッサシステムの故障検知装置 - Google Patents
マルチマイクロプロセッサシステムの故障検知装置Info
- Publication number
- JPH0253169A JPH0253169A JP63203198A JP20319888A JPH0253169A JP H0253169 A JPH0253169 A JP H0253169A JP 63203198 A JP63203198 A JP 63203198A JP 20319888 A JP20319888 A JP 20319888A JP H0253169 A JPH0253169 A JP H0253169A
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- JP
- Japan
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- mpu
- circuit
- wdt
- arithmetic
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 abstract description 5
- 230000005856 abnormality Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ウォッチドッグタイマー（以下ＶＤＴと略す
。）回路によるマイクロコンピュータ（以下マイコンと
略す。）システムの故障検知装置に係り、特に、複数の
マイクロプロセッサ（ＭＰＵ）から成るマイコンシステ
ムのＶＤＴ回路少なくするのに好適な装置に関する。
。）回路によるマイクロコンピュータ（以下マイコンと
略す。）システムの故障検知装置に係り、特に、複数の
マイクロプロセッサ（ＭＰＵ）から成るマイコンシステ
ムのＶＤＴ回路少なくするのに好適な装置に関する。
従来より、マイコンシステムの故障検知手段の一つとし
てＷＤＴ回路が利用されている。ＶＤＴは、ＭＰＵの動
作時間を監視するもので、例えば、ＭＰＵの動作とは別
にマ定周期で信号ラッチを行なうハードウェア回路と、
この一定周期内に所定の演算周期でソフトウェア処理を
終了し、信号ラッチをリセットするソフトウェア処理を
組合せ、そのＭＰＵのソフトウェア処理全てが、定定の
演算時間内に終了しなければ、信号ラッチをリセットで
きないことを利用して、マイコンシステムの故障の検知
をしようとするものである。このためＶＤＴ回路は、ｌ
ＭＰＵにＩＶＤＴ回路で構成するため、複数のＭＰＵか
ら成るマイコンシステムでは複数のＷＤＴ回路が必要と
なり、ハードウェアの増大と回路の煩雑化が避けられな
かった。
てＷＤＴ回路が利用されている。ＶＤＴは、ＭＰＵの動
作時間を監視するもので、例えば、ＭＰＵの動作とは別
にマ定周期で信号ラッチを行なうハードウェア回路と、
この一定周期内に所定の演算周期でソフトウェア処理を
終了し、信号ラッチをリセットするソフトウェア処理を
組合せ、そのＭＰＵのソフトウェア処理全てが、定定の
演算時間内に終了しなければ、信号ラッチをリセットで
きないことを利用して、マイコンシステムの故障の検知
をしようとするものである。このためＶＤＴ回路は、ｌ
ＭＰＵにＩＶＤＴ回路で構成するため、複数のＭＰＵか
ら成るマイコンシステムでは複数のＷＤＴ回路が必要と
なり、ハードウェアの増大と回路の煩雑化が避けられな
かった。
なお、この種の回路に関連するものに、日立情報産業用
リニアＩＣデータブックＰ１５６〜Ｐ１６０に（ＨＡ１
８３５Ｐ）がある。
リニアＩＣデータブックＰ１５６〜Ｐ１６０に（ＨＡ１
８３５Ｐ）がある。
上記、従来技術では、ｌＭＰＵにＩＶＤＴ回路の構成と
なるため、マルチＭＰＵ化した場合の拡強性が考慮され
ておらず、これが回路の煩雑化の要因となっている。
なるため、マルチＭＰＵ化した場合の拡強性が考慮され
ておらず、これが回路の煩雑化の要因となっている。
本発明の目的は、複数のＭＰＵから成るマイコンシステ
ムにおいて、ＶＤＴ回路を一回路に集約し、各ＭＰＵに
組込むソフトウェア処理との組合せで故障検知回路を簡
素化することにある。
ムにおいて、ＶＤＴ回路を一回路に集約し、各ＭＰＵに
組込むソフトウェア処理との組合せで故障検知回路を簡
素化することにある。
上記目的は、各ＭＰＵから共通にアクセス可能な共通メ
モリ上に、各ＭＰＵに対応したＶＤＴフラグの書込みエ
リアを設け、各ＭＰＵは自分自身の演算周期で処理完了
した後、ＶＤＴフラグをこのエリア内に書込み、このエ
リアを代表ＭＰＵが一定周期で読出し、フラグ状態に応
じて一つだけ設けたＶＤＴ回路のリセットを行なうこと
によって達成される。
モリ上に、各ＭＰＵに対応したＶＤＴフラグの書込みエ
リアを設け、各ＭＰＵは自分自身の演算周期で処理完了
した後、ＶＤＴフラグをこのエリア内に書込み、このエ
リアを代表ＭＰＵが一定周期で読出し、フラグ状態に応
じて一つだけ設けたＶＤＴ回路のリセットを行なうこと
によって達成される。
共通メモリ上のＷＤＴフラグは、各ＭＰＵが所定の演算
時間内に正常な演算処理をした場合にのみセットするこ
とが可能で、ハードウェアによるＶＤＴ回路の信号ラッ
チをリセットする動作に対応する。このため、複数のＭ
Ｐ’ Ｕのうち、代表ＭＰＵはＷＤＴフラグセットの
有無で他のＭＰＵ動作の正常／異常をチエツクすること
ができ、この結果によって、一つだけ設けたＷＤＴ回路
の信号ラッチをリセットすれば、複数ＭＰＵの故障検知
を一つのＶＤＴ回路で行なうことができる。すなわち、
ＶＤＴ回路を一回路に集約し、ＶＤＴフラグの書込み・
読出しのソフトウェア処理を組合せることによって、ｌ
ＭＰＵにＩＷＤＴ回路の構成と同じ故障検知を実現する
ことができる。
時間内に正常な演算処理をした場合にのみセットするこ
とが可能で、ハードウェアによるＶＤＴ回路の信号ラッ
チをリセットする動作に対応する。このため、複数のＭ
Ｐ’ Ｕのうち、代表ＭＰＵはＷＤＴフラグセットの
有無で他のＭＰＵ動作の正常／異常をチエツクすること
ができ、この結果によって、一つだけ設けたＷＤＴ回路
の信号ラッチをリセットすれば、複数ＭＰＵの故障検知
を一つのＶＤＴ回路で行なうことができる。すなわち、
ＶＤＴ回路を一回路に集約し、ＶＤＴフラグの書込み・
読出しのソフトウェア処理を組合せることによって、ｌ
ＭＰＵにＩＷＤＴ回路の構成と同じ故障検知を実現する
ことができる。
以下１本発明の一実施例を第１図により説明する。第１
図において、１，２．３はＭＰＵ、４はＶＤＴ回路、５
はＭＰＵ１〜３がアクセス可能な共通メモリ、６は共通
メモリ内のＶＤＴフラグ書込みエリア、７はマイコンパ
ス、８は故障検知出力を表わす。
図において、１，２．３はＭＰＵ、４はＶＤＴ回路、５
はＭＰＵ１〜３がアクセス可能な共通メモリ、６は共通
メモリ内のＶＤＴフラグ書込みエリア、７はマイコンパ
ス、８は故障検知出力を表わす。
まず、ＭＰＵ２．３は自分自身の演算周期で演算処理が
完了するとメモリ５内のＷＤＴフラグ書込みエリア６の
所定ビットに対してＡ、Ｈのようニｌ（ｌ ＩＩを書き
込む０代表ＭＰＵＩはＷＤＴ回路４の動作周期内に自身
の演算処理を完了した後、ＶＤＴフラグ書込みエリア６
をＣのように読出し。
完了するとメモリ５内のＷＤＴフラグ書込みエリア６の
所定ビットに対してＡ、Ｈのようニｌ（ｌ ＩＩを書き
込む０代表ＭＰＵＩはＷＤＴ回路４の動作周期内に自身
の演算処理を完了した後、ＶＤＴフラグ書込みエリア６
をＣのように読出し。
ＭＰＵ２．３に対するビットにＩＩ Ｉ ＩＴが書き込
まれているか否かを確認する。正常であれば、Ｄのよう
にＷ Ｄ’ Ｔ回路４にリセット信号を出力し、同時に
、ＶＤＴフラグ書込みエリア６をクリアする。
まれているか否かを確認する。正常であれば、Ｄのよう
にＷ Ｄ’ Ｔ回路４にリセット信号を出力し、同時に
、ＶＤＴフラグ書込みエリア６をクリアする。
すなわち、ＶＤＴフラグ書込みエリア６はＭＰＵ１と２
，３によって“ｌ ＩＩ 、 （′Ｑｌ＋を交互に書
込まれちょうど、ハードウェアのＶＤＴ回路動作と同様
の動作となる。もし、ＭＰＵ１がＷＤＴフラグ書込みエ
リア６を確認した結果、異常と判断したり、ＭＰＵＩ自
身が所定の演算周期で演算処理を終了しなかった場合は
、Ｄのリセット信号を出力できなくなり、故障検知出力
８が出力されることになる。
，３によって“ｌ ＩＩ 、 （′Ｑｌ＋を交互に書
込まれちょうど、ハードウェアのＶＤＴ回路動作と同様
の動作となる。もし、ＭＰＵ１がＷＤＴフラグ書込みエ
リア６を確認した結果、異常と判断したり、ＭＰＵＩ自
身が所定の演算周期で演算処理を終了しなかった場合は
、Ｄのリセット信号を出力できなくなり、故障検知出力
８が出力されることになる。
本実施例によれば、三つのＭＰＵから成るマイコンシス
テムにおいて、ＷＤＴ回路を一つにすることができ、ｌ
ＭＰＵにＩＷＤＴ回路の構成の故障検知回路は同等の故
障検知を行なうことができる。又、ＶＤＴフラグ書込み
エリア６を拡張することによって、より多数のＭＰＵか
ら成るマイコンシステムに対しても、対応が可能である
ことは言うまでもない。
テムにおいて、ＷＤＴ回路を一つにすることができ、ｌ
ＭＰＵにＩＷＤＴ回路の構成の故障検知回路は同等の故
障検知を行なうことができる。又、ＶＤＴフラグ書込み
エリア６を拡張することによって、より多数のＭＰＵか
ら成るマイコンシステムに対しても、対応が可能である
ことは言うまでもない。
本発明によれば、複数のＭＰＵから成るマイコンシステ
ムのＶＤＴ回路を少なくすることができるので、故障検
知回路の簡素化、ハードウェアの小形化に効果がある。
ムのＶＤＴ回路を少なくすることができるので、故障検
知回路の簡素化、ハードウェアの小形化に効果がある。
第１図は本発明の一実施例のブロック図である。
１〜３・・・ＭＰｔＪ、４・・・ＷＤＴ回路、５・・・
共通メモリ、６・・・ＷＤＴフラグ書込みエリア、７由
マイコンパス、８・・・故障検知出力。
共通メモリ、６・・・ＷＤＴフラグ書込みエリア、７由
マイコンパス、８・・・故障検知出力。
Claims (1)
- 【特許請求の範囲】 １、複数のマイクロプロセッサから成るマイクロコンピ
ュータシステムにおいて、 共通メモリと一つのウォッチドッグタイマ回路で構成し
たことを特徴とするマルチマイクロプロセッサシステム
の故障検知装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203198A JPH0253169A (ja) | 1988-08-17 | 1988-08-17 | マルチマイクロプロセッサシステムの故障検知装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203198A JPH0253169A (ja) | 1988-08-17 | 1988-08-17 | マルチマイクロプロセッサシステムの故障検知装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0253169A true JPH0253169A (ja) | 1990-02-22 |
Family
ID=16470089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63203198A Pending JPH0253169A (ja) | 1988-08-17 | 1988-08-17 | マルチマイクロプロセッサシステムの故障検知装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0253169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009176146A (ja) * | 2008-01-25 | 2009-08-06 | Fujitsu Ltd | マルチプロセッサシステム、障害検出方法および障害検出プログラム |
-
1988
- 1988-08-17 JP JP63203198A patent/JPH0253169A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009176146A (ja) * | 2008-01-25 | 2009-08-06 | Fujitsu Ltd | マルチプロセッサシステム、障害検出方法および障害検出プログラム |
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