JPH06309185A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH06309185A JPH06309185A JP5099020A JP9902093A JPH06309185A JP H06309185 A JPH06309185 A JP H06309185A JP 5099020 A JP5099020 A JP 5099020A JP 9902093 A JP9902093 A JP 9902093A JP H06309185 A JPH06309185 A JP H06309185A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- processor
- error
- parity error
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 メモリ回路にリードライトの排他制御機能を
持たないプロセッサが接続されても、排他制御を行うこ
とのできる情報処理装置を提供する。 【構成】 プロセッサ７，８の各々は、パリティエラー
の報告があった場合にリトライを繰り返し、パリティエ
ラーの発生した回数をカウントし排他制御によるパリテ
ィエラーか実際にパリティエラーが起きているのかを判
定する。一方、メモリ装置１は、プロセッサ７，８のい
ずれかによりライト指令を受けてパリティを生成するパ
リティ生成部２と、このパリティ生成部２で生成された
パリティをデータと共に記憶する記憶部４，５と、リー
ド指令を受けてパリティをチェックし、パリティエラー
を検出した場合は第１及び第２のプロセッサ７，８に報
告し、パリティエラーを検出しなかった場合、記憶部
４，５に記憶されているデータのパリティビットを反転
させるパリティビット反転部３とを備える。
持たないプロセッサが接続されても、排他制御を行うこ
とのできる情報処理装置を提供する。 【構成】 プロセッサ７，８の各々は、パリティエラー
の報告があった場合にリトライを繰り返し、パリティエ
ラーの発生した回数をカウントし排他制御によるパリテ
ィエラーか実際にパリティエラーが起きているのかを判
定する。一方、メモリ装置１は、プロセッサ７，８のい
ずれかによりライト指令を受けてパリティを生成するパ
リティ生成部２と、このパリティ生成部２で生成された
パリティをデータと共に記憶する記憶部４，５と、リー
ド指令を受けてパリティをチェックし、パリティエラー
を検出した場合は第１及び第２のプロセッサ７，８に報
告し、パリティエラーを検出しなかった場合、記憶部
４，５に記憶されているデータのパリティビットを反転
させるパリティビット反転部３とを備える。
Description
【０００１】
【産業上の利用分野】この発明は複数のプロセッサがメ
モリ装置を共有する情報処理装置に関する。
モリ装置を共有する情報処理装置に関する。
【０００２】
【従来の技術】従来より、情報処理装置にあっては、複
数のプロセッサがメモリ装置を共有し、各プロセッサが
リードライト処理を行う場合がある。
数のプロセッサがメモリ装置を共有し、各プロセッサが
リードライト処理を行う場合がある。
【０００３】このような情報処理装置のプロセッサ及び
メモリ装置の関係は、プロセッサからリードライト指令
があった場合、メモリ装置は指定されたアドレスのデー
タを読み出す処理及びパリティをチェックする処理を行
う。またプロセッサからライト指令があった場合、メモ
リ装置はデータのパリティを生成し、指定されたアドレ
スにデータをそのパリティと共に書き込む処理を行って
いた。そのため、データリードライト処理の排他制御は
プロセッサ側の制御により行われていた。
メモリ装置の関係は、プロセッサからリードライト指令
があった場合、メモリ装置は指定されたアドレスのデー
タを読み出す処理及びパリティをチェックする処理を行
う。またプロセッサからライト指令があった場合、メモ
リ装置はデータのパリティを生成し、指定されたアドレ
スにデータをそのパリティと共に書き込む処理を行って
いた。そのため、データリードライト処理の排他制御は
プロセッサ側の制御により行われていた。
【０００４】
【発明が解決しようとする課題】すなわち、一つのプロ
セッサがメモリ装置にあるアドレスのデータをリード
し、リードしたデータに対して演算を行い、再び同じア
ドレスに演算結果を格納するといった、分割したくない
一連の処理を行う場合、そのプロセッサによりメモリ装
置の該当アドレスについて排他制御が行われている。こ
のため、その排他制御機能をプロセッサに持たせる必要
があり、融通性に欠けていた。
セッサがメモリ装置にあるアドレスのデータをリード
し、リードしたデータに対して演算を行い、再び同じア
ドレスに演算結果を格納するといった、分割したくない
一連の処理を行う場合、そのプロセッサによりメモリ装
置の該当アドレスについて排他制御が行われている。こ
のため、その排他制御機能をプロセッサに持たせる必要
があり、融通性に欠けていた。
【０００５】以上述べたように、複数のプロセッサがメ
モリ装置を共有し、各プロセッサがリードライト処理を
行う従来の情報処理装置では、プロセッサ側にメモリの
排他制御機能を付加しているため、プロセッサの汎用
性、融通性が損なわれていた。
モリ装置を共有し、各プロセッサがリードライト処理を
行う従来の情報処理装置では、プロセッサ側にメモリの
排他制御機能を付加しているため、プロセッサの汎用
性、融通性が損なわれていた。
【０００６】この発明は上記の課題を解決するためにな
されたもので、その目的はメモリ装置に対して、リード
ライトの排他制御機能を持たないプロセッサが接続され
ても、排他制御を行うことのできる情報処理装置を提供
することにある。
されたもので、その目的はメモリ装置に対して、リード
ライトの排他制御機能を持たないプロセッサが接続され
ても、排他制御を行うことのできる情報処理装置を提供
することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係る情報処理装置は、複数のプロセッサが
メモリ装置を共有する情報処理装置において、複数のプ
ロセッサの各々は、パリティエラーの報告があった場合
にリトライを繰り返す手段と、パリティエラーの発生し
た回数をカウントして排他制御によるパリティエラーか
実際にパリティエラーが起きているのかを判定する手段
とを備え、メモリ装置は、複数のプロセッサのいずれか
によりライト指令を受けてパリティを生成するパリティ
生成部と、このパリティ生成部で生成されたパリティを
データと共に記憶する記憶部と、リード指令を受けてパ
リティをチェックし、パリティエラーを検出した場合は
複数のプロセッサに報告し、パリティエラーを検出しな
かった場合、記憶部に記憶されているデータのパリティ
ビットを反転させるパリティビット反転部とを備えるこ
とを特徴とする。
にこの発明に係る情報処理装置は、複数のプロセッサが
メモリ装置を共有する情報処理装置において、複数のプ
ロセッサの各々は、パリティエラーの報告があった場合
にリトライを繰り返す手段と、パリティエラーの発生し
た回数をカウントして排他制御によるパリティエラーか
実際にパリティエラーが起きているのかを判定する手段
とを備え、メモリ装置は、複数のプロセッサのいずれか
によりライト指令を受けてパリティを生成するパリティ
生成部と、このパリティ生成部で生成されたパリティを
データと共に記憶する記憶部と、リード指令を受けてパ
リティをチェックし、パリティエラーを検出した場合は
複数のプロセッサに報告し、パリティエラーを検出しな
かった場合、記憶部に記憶されているデータのパリティ
ビットを反転させるパリティビット反転部とを備えるこ
とを特徴とする。
【０００８】
【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。
詳細に説明する。
【０００９】図１はこの発明に係る情報処理装置の構成
を示すものである。
を示すものである。
【００１０】図１において、メモリ装置１は共通バスを
通じて第１のプロセッサ７及び第２のプロセッサ８に接
続されている。メモリ装置１の内部はパリティ生成部
２、パリティビット反転部３、データ記憶部４、パリテ
ィビット記憶部５から構成される。
通じて第１のプロセッサ７及び第２のプロセッサ８に接
続されている。メモリ装置１の内部はパリティ生成部
２、パリティビット反転部３、データ記憶部４、パリテ
ィビット記憶部５から構成される。
【００１１】尚、データ記憶部４及びパリティビット記
憶部５は一つのブロックを形成しており、ここでは両記
憶部４，５を合わせてデータブロックと呼ぶことにす
る。
憶部５は一つのブロックを形成しており、ここでは両記
憶部４，５を合わせてデータブロックと呼ぶことにす
る。
【００１２】パリティ生成部２は、例えば第１のプロセ
ッサ７から送られてきたデータにパリティを付加するも
ので、このパリティを付加されたデータはデータ記憶部
４に格納される。
ッサ７から送られてきたデータにパリティを付加するも
ので、このパリティを付加されたデータはデータ記憶部
４に格納される。
【００１３】パリティビット反転部３は第１のプロセッ
サ７または第２のプロセッサ８からのリード指令によ
り、記憶部４，５から読み出したデータのパリティをチ
ェックし、エラーを検出しなかった場合は、読み込んだ
アドレスのデータブロックをそのままデータ要求された
第１のプロセッサ７または第２のプロセッサ８に転送す
ると共に、そのデータブロックに含まれるパリティを反
転させて、該当アドレスのアクセスを禁止する（排他制
御機能）。エラーを検出した場合は、第１のプロセッサ
７または第２のプロセッサ８にエラーを検出したことを
報告する。
サ７または第２のプロセッサ８からのリード指令によ
り、記憶部４，５から読み出したデータのパリティをチ
ェックし、エラーを検出しなかった場合は、読み込んだ
アドレスのデータブロックをそのままデータ要求された
第１のプロセッサ７または第２のプロセッサ８に転送す
ると共に、そのデータブロックに含まれるパリティを反
転させて、該当アドレスのアクセスを禁止する（排他制
御機能）。エラーを検出した場合は、第１のプロセッサ
７または第２のプロセッサ８にエラーを検出したことを
報告する。
【００１４】第１及び第２のプロセッサ７，８の各々
は、エラーが報告された場合にはリトライし、リトライ
の回数をカウントする。ここで予め定められた回数以上
連続してパリティエラーが発生した場合には、実際のパ
リティエラーと判断する。
は、エラーが報告された場合にはリトライし、リトライ
の回数をカウントする。ここで予め定められた回数以上
連続してパリティエラーが発生した場合には、実際のパ
リティエラーと判断する。
【００１５】次に、一般的に排他制御が必要となる一例
をあげて、具体的なメモリ装置１の動きについて説明す
る。
をあげて、具体的なメモリ装置１の動きについて説明す
る。
【００１６】すなわち、排他制御が必要となる例として
は、第１のプロセッサ７がメモリ装置１に対してあるア
ドレスからリードを行い、読み込まれたデータに対して
演算を施し、新たに得られたデータを同アドレスに書き
込む、というような連続処理の間に、第２のプロセッサ
８からの同アドレスに対する書き込みを行わせたくない
といった、分割したくないリードライト処理を行う際
に、第２のプロセッサ８が同じアドレスに対して同様の
処理を行おうとする場合が考えられる。
は、第１のプロセッサ７がメモリ装置１に対してあるア
ドレスからリードを行い、読み込まれたデータに対して
演算を施し、新たに得られたデータを同アドレスに書き
込む、というような連続処理の間に、第２のプロセッサ
８からの同アドレスに対する書き込みを行わせたくない
といった、分割したくないリードライト処理を行う際
に、第２のプロセッサ８が同じアドレスに対して同様の
処理を行おうとする場合が考えられる。
【００１７】まず、第１のプロセッサ７がメモリ装置１
のあるアドレスからデータを読み込む。このときのアド
レスの説明のため、１００番地と仮定する。メモリ装置
１から第１のプロセッサ７にデータが読み込まれると
き、データはデータブロックとしてメモリ装置１の内部
でパリティ反転部３を通り、そのまま第１のプロセッサ
７に渡される。
のあるアドレスからデータを読み込む。このときのアド
レスの説明のため、１００番地と仮定する。メモリ装置
１から第１のプロセッサ７にデータが読み込まれると
き、データはデータブロックとしてメモリ装置１の内部
でパリティ反転部３を通り、そのまま第１のプロセッサ
７に渡される。
【００１８】同時に、パリティ反転部３はいったんメモ
リ装置１から読み込んだデータのパリティをチェックす
る。ここでエラーが検出されなかった場合、そのデータ
のパリティを反転させたものを同アドレスに書き込む。
これによって、同じメモリアドレスが第２のプロセッサ
８にアクセスされたとき、エラーとして読み出しを不成
功にさせることができる。
リ装置１から読み込んだデータのパリティをチェックす
る。ここでエラーが検出されなかった場合、そのデータ
のパリティを反転させたものを同アドレスに書き込む。
これによって、同じメモリアドレスが第２のプロセッサ
８にアクセスされたとき、エラーとして読み出しを不成
功にさせることができる。
【００１９】すなわち、この時点で第２のプロセッサ８
が、第１のプロセッサ７のアクセスアドレスと同じ１０
０番地からリードしようとすると、パリティ反転部３を
介して読み込まれたデータに付加されているパリティが
反転されているため、第２のプロセッサ８はパリティエ
ラーを検出することになり、そのアドレスへのアクセス
が拒否されたものと認識する。
が、第１のプロセッサ７のアクセスアドレスと同じ１０
０番地からリードしようとすると、パリティ反転部３を
介して読み込まれたデータに付加されているパリティが
反転されているため、第２のプロセッサ８はパリティエ
ラーを検出することになり、そのアドレスへのアクセス
が拒否されたものと認識する。
【００２０】パリティ反転後、パリティ反転部３はパリ
ティエラーを検出することになり、パリティの反転は行
わない。よって、他のプロセッサのアクセス禁止状態を
保つことができる。このとき、第２のプロセッサ８はパ
リティエラーを検出する間、リトライを繰り返し、待ち
状態となる。
ティエラーを検出することになり、パリティの反転は行
わない。よって、他のプロセッサのアクセス禁止状態を
保つことができる。このとき、第２のプロセッサ８はパ
リティエラーを検出する間、リトライを繰り返し、待ち
状態となる。
【００２１】第１のプロセッサ７はリードしたデータに
対して演算処理を行い、再びメモリ装置１の１００番地
へ格納する。このとき、データはパリティ生成部２を通
り、正しいパリティが付加されて書き込まれることにな
る。よって、反転していたパリティは正しく回復され、
それによりアクセス禁止状態が解除され、第２のプロセ
ッサ８の１００番地へのリードアドレスが可能となる。
対して演算処理を行い、再びメモリ装置１の１００番地
へ格納する。このとき、データはパリティ生成部２を通
り、正しいパリティが付加されて書き込まれることにな
る。よって、反転していたパリティは正しく回復され、
それによりアクセス禁止状態が解除され、第２のプロセ
ッサ８の１００番地へのリードアドレスが可能となる。
【００２２】したがって、上記構成による情報処理装置
は、複数のプロセッサが同じメモリ装置を共有し、分割
できないリードライト処理を行う場合でも、パリティを
反転させておくことにより、排他制御が行えるようにな
る。
は、複数のプロセッサが同じメモリ装置を共有し、分割
できないリードライト処理を行う場合でも、パリティを
反転させておくことにより、排他制御が行えるようにな
る。
【００２３】尚、この発明は上記実施例に限定されるも
のではなく、その他この発明の要旨を逸脱しない範囲で
種々変形しても同様に実施可能であることはいうまでも
ない。
のではなく、その他この発明の要旨を逸脱しない範囲で
種々変形しても同様に実施可能であることはいうまでも
ない。
【００２４】
【発明の効果】以上述べたようにこの発明によれば、メ
モリ装置に対して、リードライトの排他制御機能を持た
ないプロセッサが接続されても、排他制御を行うことの
できる情報処理装置を提供することができる。
モリ装置に対して、リードライトの排他制御機能を持た
ないプロセッサが接続されても、排他制御を行うことの
できる情報処理装置を提供することができる。
【図１】この発明の一実施例による情報処理装置の構成
を示すブロック図である。
を示すブロック図である。
１ メモリ装置 ２ パリティ生成部 ３ パリティビット反転部 ４ データ記憶部 ５ パリティビット記憶部 ７ 第１のプロセッサ ８ 第２のプロセッサ
Claims (1)
- 【請求項１】 複数のプロセッサがメモリ装置を共有す
る情報処理装置において、 前記複数のプロセッサの各々は、パリティエラーの報告
があった場合にリトライを繰り返す手段と、パリティエ
ラーの発生した回数をカウントして排他制御によるパリ
ティエラーか実際にパリティエラーが起きているのかを
判定する手段を備え、 前記メモリ装置は、前記複数のプロセッサのいずれかに
よりライト指令を受けてパリティを生成するパリティ生
成部と、このパリティ生成部で生成されたパリティをデ
ータと共に記憶する記憶部と、リード指令を受けてパリ
ティをチェックし、パリティエラーを検出した場合は前
記複数のプロセッサに報告し、パリティエラーを検出し
なかった場合、前記記憶部に記憶されているデータのパ
リティビットを反転させるパリティビット反転部とを備
えることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5099020A JPH06309185A (ja) | 1993-04-26 | 1993-04-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5099020A JPH06309185A (ja) | 1993-04-26 | 1993-04-26 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309185A true JPH06309185A (ja) | 1994-11-04 |
Family
ID=14235519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5099020A Withdrawn JPH06309185A (ja) | 1993-04-26 | 1993-04-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309185A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564631B1 (ko) * | 2004-09-09 | 2006-03-29 | 삼성전자주식회사 | 커맨드 신호의 에러 검출 기능을 가지는 메모리 모듈 |
| JP2007034469A (ja) * | 2005-07-25 | 2007-02-08 | Nec Electronics Corp | データエラー検出装置およびデータエラー検出方法 |
| JP2007111962A (ja) * | 2005-10-19 | 2007-05-10 | Fuji Xerox Co Ltd | 液体吐出ヘッドの駆動装置及び液体吐出装置 |
| US7613982B2 (en) | 2004-11-16 | 2009-11-03 | Samsung Electronics Co., Ltd. | Data processing apparatus and method for flash memory |
-
1993
- 1993-04-26 JP JP5099020A patent/JPH06309185A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564631B1 (ko) * | 2004-09-09 | 2006-03-29 | 삼성전자주식회사 | 커맨드 신호의 에러 검출 기능을 가지는 메모리 모듈 |
| US7613982B2 (en) | 2004-11-16 | 2009-11-03 | Samsung Electronics Co., Ltd. | Data processing apparatus and method for flash memory |
| JP2007034469A (ja) * | 2005-07-25 | 2007-02-08 | Nec Electronics Corp | データエラー検出装置およびデータエラー検出方法 |
| JP2007111962A (ja) * | 2005-10-19 | 2007-05-10 | Fuji Xerox Co Ltd | 液体吐出ヘッドの駆動装置及び液体吐出装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06309185A (ja) | 情報処理装置 | |
| JP3512442B2 (ja) | 記憶装置の試験用エラー発生制御装置 | |
| JPH0316655B2 (ja) | ||
| JP2830491B2 (ja) | バスパリティエラー発生位置検出方式 | |
| JP2600376B2 (ja) | メモリ制御装置 | |
| JPS6218943B2 (ja) | ||
| JPH05165734A (ja) | 主記憶装置の固定障害診断装置 | |
| JPH0689236A (ja) | ランダムアクセスメモリ監視回路 | |
| JPH0528056A (ja) | メモリ装置 | |
| JPH0216658A (ja) | 記憶装置 | |
| JPH0561777A (ja) | 記憶制御回路 | |
| JP2510663B2 (ja) | エラ―制御方式 | |
| JPH1153267A (ja) | メモリデータ誤り自動訂正回路 | |
| JPS60549A (ja) | メモリ試験方式 | |
| JPS6322342B2 (ja) | ||
| JPH01197860A (ja) | メモリ故障検出回路 | |
| JPH11282763A (ja) | 記憶装置監視装置および方法 | |
| JPS61294556A (ja) | プログラム誤動作検出方式 | |
| JPH05165658A (ja) | 情報処理システム | |
| JPS62140152A (ja) | メモリ診断方式 | |
| JPH01201735A (ja) | マイクロプロセッサ装置 | |
| JPH0520131A (ja) | アドレス監視方式 | |
| JPH02168334A (ja) | コンピュータ | |
| JPH07334431A (ja) | Ｆｉｆｏメモリ装置及びその信頼性向上方法 | |
| JPH08221282A (ja) | パリティ生成・チエック回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |