JP2510663B2 - エラ―制御方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に係り、特にエラー発生時のエ
ラー情報を記憶するのに好適なエラー制御方式に関す
る。

〔従来の技術〕

情報処理装置においては、α線によってメモリデータ
が反転してパリティエラーが発生したり、ノイズによっ
て誤動作することがある。情報処理装置では、このよう
なエラーが発生した場合、割込みを用いてCPUにエラー
を知らせるとともに、不良部分を解析するためのデータ
として、エラーの種類（以下エラー信号と称する）と、
エラーが発生したアドレスやバス上のステータス（以下
エラー情報と称する）を記憶することがある。これをエ
ラーロギングという。従来のエラーロギングの方式を第
２図を用いて説明する。第２図はエラーロギング回路を
持つ一般的な情報処理装置のブロック図である。１はCP
U、２はメモリである。メモリ２はパリティビットをも
つ。５は入出力装置（以下I/Oと称する）であり、これ
もパリティビットを持っているものとする。60はエラー
検出回路である。63はエラー発生信号でエラーが発生し
たことを示す信号である。41はCPU1に対するマスク不可
能割込み（Non Maskable Interrupt,以下NMIと略す）を
知らせるNMI要求信号である。８はエラーロギング回路
であり、エラーが発生した際のエラー信号とエラー情報
を記憶する。

以下、この回路の動作を説明する。CPU1がメモリ２を
読もうとした場合、メモリ２はCPU1が出力するアドレス
に対応したデータとともにパリティビットの情報をデー
タバス52に出力する。このときエラー検出回路60は、デ
ータバス52上のデータのパリティをチェックし、エラー
を検出するとエラー発生信号63をアクティブにする。エ
ラー発生信号63がアクティブになるとエラーロギング回
路８は、エラー発生信号63とともに、そのときのアドレ
スバス51の値などをエラー情報としてロギングし、CPU1
に対してNM1要求信号41を発生する、CPU1の割込み処理
の中でエラー処理プログラムは、エラーロギング回路８
にロギングされた情報を解析して、不良部分を特定す
る。例えば同一アドレスで連続してエラーが発生してい
ればメモリ２の特定の素子が故障しているとか、規定さ
れていないアドレスのアクセスでエラーが起こっていれ
ば、ソフトウェアに不良があるなど、エラーの原因を知
ることができる。尚、このようなエラーロギングの方式
は特開昭63−39263号公報に述べられている。

〔発明が解決しようとする課題〕

上述の従来技術は情報処理装置が単一アドレス系で動
作するシステムのエラーロギング方式である。しかし近
年の情報処理装置は処理を高速化するため、複数の独立
したアドレス系で同時に動作する場合がある。例として
バッファードライトをサポートする情報処理装置があ
る。バッファードライトとは、CPU1が低速なメモリ２に
書込みをする際、メモリ２へのライトデータやライトア
ドレスをメモリ制御部でラッチして、CPU1には書込み終
了信号を出力し、その後でメモリ制御部からメモリ２へ
書込みを行う方式である。この方式では、書込み終了信
号が出力されるとCPU1は次の動作に移るため、情報処理
装置内部には、前のアドレスすなわち、CPU1が書込みを
行ったアドレスで動作しているメモリ２及びその制御部
と、CPU1が次の動作に移ったことによる新しいアドレス
で動作している部分がある。このように処理を高速化し
た情報処理装置では、同時に２つ以上の異なるアドレス
系で動作することがあり、複数のエラーが異なるアドレ
ス系で発生することが考えられる。

このような場合、ハードウェアでは独立して同時動作
するバスの数に対応してエラーロギング回路を増やすな
どの措置が必要になる。しかし、エラーロギング回路を
拡張すると従来のエラー処理用ソフトウェアが使用でき
なくなるという問題があった。

本発明の目的は、複数のアドレス系、つまり複数のバ
スで個別にエラーが発生する情報処理装置において、従
来のエラー処理プログラムを用いてもエラー処理が可能
なエラー制御方式を提供することにある。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明によるエラー制御
方式は、バス上のエラーを検出するエラー検出手段と、
当該エラー検出手段によりエラーを検出したときに前記
バス上のエラー情報を取込むエラーロギング手段と、当
該エラーを割込みとしてCPUに通知する手段とを備えた
情報処理装置において、独立に動作可能な複数のバスに
対して複数の前記エラー検出手段を設けると共に、前記
独立に動作可能な複数のバスに対して複数の前記エラー
ロギング手段を設け、当該複数のエラーロギング手段は
それぞれ対応する前記エラー検出手段からの出力に従っ
て個別にエラー情報を取込み、前記複数のエラー検出手
段からの出力が競合して発生した場合、前記複数のエラ
ーロギング手段に取込まれたエラー情報は前記複数のバ
スに対し予め定めた優先順位に従って選択的に利用され
るようにしたものである。

〔作用〕

独立して動作可能な複数のバス上でエラーが競合した
場合、例えば、複数のバスで同時にエラーが発生した場
合、上記複数のエラー検出手段からは同時に複数の出力
が発生する。任意のエラーは割込みとしてCPUに通知さ
れる。複数のバスエラーのうち、予め定められた優先順
位に従って最も優先順位が高いバスのエラーについて、
そのエラー情報がCPUに選択出力され、エラー処理のた
めのプログラムにより参照される。これにより、既存の
ソフトウェアとの互換性を保ちながら、より重大度の高
いエラーの処理を行うことができる。

更に、バス毎にエラーロギング手段を別個に設けてい
るので、各バスのエラー情報を保持しておくことがで
き、これら各エラー情報に基づいて順次にエラー処理を
行うことができる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第
１図は本発明の一実施例を示すブロック図であり、第２
図の同一部分には同一番号を付してある（以下の図面に
おいても同様）。

同図において、３はメモリ制御部であり、メモリ２の
読出し、書込みを制御する回路から構成されている。５
はI/O（入出力装置）であり、４はI/O5の読出し、書込
みを制御するI/O制御部である。11,12はCPU1が接続され
ているアドレスバス及びデータバスであり、それぞれPA
バス、PDバスと称する。21,22はメモリ２が接続されて
いるアドレスバス及びデータバスであり、それぞれMAバ
ス、MDバスと称する。31,32はI/O5が接続されているア
ドレスバス及びデータバスであり、それぞれSAバス、SD
バスと称する。６はＭバスエラー検出回路であり、メモ
リ２のアクセス時のエラーを検出する。７はＳバスエラ
ー検出回路でありI/O5のアクセス時のエラーを検出す
る。23,33はそれぞれＭバスエラー信号及びＳバスエラ
ー信号であり、それぞれのエラー検出回路6,7でエラー
が検出された際にアクティブになる。40は論理和回路で
あり、Ｍバスエラー信号23とＳバスエラー信号40の論理
和をNMI要求信号41として出力する。24,34はそれぞれメ
モリ２及びI/O5の書込みや読出しが終了したことを示す
Ｍレディ信号及びＳレディ信号であり、各バス制御部3,
4からCPU1に対して出力される。８は本発明に係るエラ
ーロギング回路である。

以下この動作を説明する。CPU1がメモリ２に書込もう
とした場合、メモリ制御部３はPAバス11のアドレス情報
及びステータスとPDバス12上のデータとを記憶した後、
CPU1にＭレディ信号24を出力し、書込み終了を伝える。
その後メモリ制御部３は、メモリ２に対して先に記憶し
たアドレスに書込みを行なう（バッファードライト）。
このとき、Ｍバスエラー検出回路６は、例えばMAバス21
のアドレスを監視して、それがメモリ２に対応していな
い領域（メモリ未実装領域）であれば、Ｍバスエラー信
号23がアクティブにする。Ｍバスエラー信号23がアクテ
ィブになると、エラーロギング回路８は、MAバス21上の
アドレスをエラー情報としてロギングする。また論理和
回路40により、NMI要求信号41がアクティブになる。NMI
要求信号41がアクティブになるとCPU1は割込み処理に移
る。CPU1は、割込み処理プログラムによって、エラーロ
ギング回路８にロギングされているエラー情報から不良
部分を解析する。

上述の動作においてメモリ制御部３がＭレディ信号24
をCPU1に出力した後、CPU1が次の動作としてI/O5を読む
場合を説明する。CPU1がI/O5を読もうとすると、I/O5は
SAバス31のアドレス情報に対応したデータをSDバス32に
出力する。このとき、Ｓバスエラー検出回路７は、例え
ばSDバス32上のデータのパリティチェックを行い、エラ
ーを検出すると、Ｓバスエラー信号33をアクティブにす
る。このときメモリ２への書込みが同時に進行している
ため、Ｍバスエラー検出回路６でエラーが検出される可
能性がある。その場合のエラーロギング回路８の動作例
を以下に示す。

Ｍバスエラー信号23がインアクティブであれば、エラ
ーロギング回路８は、Ｓバスエラー信号33がアクティブ
になった時のSAバス31の内容を、エラー情報としてロギ
ングする。しかし、Ｓバスエラー信号33がアクティブに
なる以前、または同時にＭバスエラー信号23がアクティ
ブになれば、エラーロギング回路８はMAバス21の情報を
エラー情報としてロギングする。またＳバスエラー信号
33がアクティブになった後でＭバスエラー信号23がアク
ティブになると、エラーロギング回路８は初めにロギン
グしたSAバス31のエラー情報を、MAバス21のものに更新
する。これは、本例ではメモリ２で発生したエラーの方
がI/O5で発生したエラーより重要であると考えた場合で
ある（勿論、これと逆の設定も行い得る）。この動作を
第３図及び第４図を用いて説明する。

第３図は第１図のエラーロギング回路８の具体的構成
例を示すブロック図であり、第４図はその動作を示すタ
イミングチャートである。第３図において、70はフリッ
プフロップ（以下FFと略す）であり、Ｍバスエラー信号
23が“L"（インアクティブ）から“H"（アクティブ）に
遷移したときは端子からアドレスセレクト信号71とし
て“L"を出力する。アドレスセレクト信号71は、エラー
時にロギングするアドレスを選択するための信号であ
る。72は論理積回路、73はその出力、74は論理和回路で
あり、両回路はロギングクロック75を作るための回路で
ある。76はセレクタであり、アドレスセレクト信号71が
“L"の時MAバス21の値を選択出力し、“H"の時SAバス31
の値を選択出力する。77は、セレクタ76により選択され
たセレクトアドレスである。78はロギング用FFであり、
ロギングクロック75が“H"から“L"に遷移したときのセ
レクトアドレス77の情報を記憶する。79はエラー情報、
80はCPU1がエラー情報79を読出すためのバッファであ
る。

以下、この回路の動作を、第４図のタイミングチャー
トを用いて説明する。第４図（ａ）は、Ｍバスエラー信
号23がＳバスエラー信号33と同時にアクティブになった
場合のエラーロギング回路８の動作を示すタイミングチ
ャートである。Ｍバスエラー検出回路６からＭバスエラ
ー信号23が入力されると、アドレスセレクト信号71が
“L"になる。すると、セレクトアドレス77としてMAバス
21の情報が選択される。これ以後にＳバスエラー信号33
が“H"になっても、アドレスセレクト信号71が“L"であ
るため、エラー信号33は論理積回路72を通過することが
できず、ロギングクロック75は“L"のままである。その
ためエラー情報79は更新されない。

一方、第４図（ｂ）のタイミングチャートは、Ｓバス
エラー信号33がＭバスエラー信号23より前にアクティブ
になった場合のエラーロギング回路８の動作を示したも
のである。初めにＳバスエラー信号33が出力されたと
き、ロギングクロック75が発生する。この時、アドレス
セレクト信号71は“H"のままのため、セレクトアドレス
77にはSAバス31の情報が出力される。よって、エラー情
報79としてSAバス31の情報がロギングされる。しかし、
その後でＭバスエラー信号23が発生すると、アドレスセ
レクト信号71はＬになるとともに、ロギングクロック75
が再び発生するため、エラー情報79はMAバス21の情報に
更新される。この動作が、前述した優先順位によるエラ
ー情報選択の動作にあたる。このようなエラーに優先順
位をつけることにより、複数のエラーが同時に発生した
場合や重大度の高いエラーが後から発生した場合でも、
情報処理装置にとってより重大はエラー情報をロギング
できる。また、本実施例は従来例と同様にエラーロギン
グ回路が一系統であるため、従来例のエラー処理用ソフ
トウェアと互換性をもたせることができる。

次に、本発明に係るもう一つの実施例について第５図
を用いて説明する。第５図は独立して動作可能なアドレ
ス系ごとに、エラー検出回路とエラー情報ロギング回路
とをそれぞれ有する情報処理装置のブロック図である。

第５図において、28はＭバスエラーロギング回路、38
はＳバスエラーロギング回路であり、それぞれメモリ２
のアクセス時、I/O5のアクセス時のエラー情報をロギン
グする回路で構成されている。123はＭバスエラー情
報、133はＳバスエラー情報であり、それぞれのエラー
ロギング回路28及び38から出力するロギング情報であ
る。100は実施例における優先順位判定回路である。

以下、この回路の動作を、第１の実施例と同様にメモ
リ２にバッファードライトをしている際に、CPU1がI/O5
を読もうとした時、メモリ２とI/O5の両方でエラーが発
生した場合について説明する。このとき、Ｍバスエラー
ロギング回路28にはメモリ２個で発生したエラーのエラ
ー情報がロギングされ、Ｓバスエラーロギング回路38に
はI/O5側で発生したエラーのエラー情報がロギングされ
る。このような場合、CPU1が不良部分の解析のため２箇
所のエラーロギング回路28,38の値を同時に参照するこ
とは、従来のエラー処理プログラムではできない。そこ
で優先順位判定回路100により、重要度或いは緊急度の
高いエラーを選択すれば、CPU1は、１箇所だけを参照す
ることでエラー処理を行える。勿論、このエラー処理に
続いて、他のエラー情報を参照するエラー処理を行って
もよい。

この優先順位判定回路100の一例を第６図で説明す
る。25,26はFFであり、それぞれCK端子に入力されるエ
ラー信号23又は33が“L"から“H"に遷移したとき、Ｑ端
子の出力であるＭバス情報セレクト信号27、又はＳバス
情報セレクト信号37を“H"にする。101,102は論理積回
路で、Ｍバス情報セレクト信号27とＳバス情報セレクト
信号37により優先順位を判定する。103は、論理積回路1
01,102の両出力を受ける論理和回路である。80は論理和
回路103の出力を受けるバッファでありCPU1がエラー情
報79を読出す際に、PDバス12にエラー情報79を出力す
る。

以下、第６図の回路の動作を説明する、Ｍバスエラー
信号23が“L"のとき、Ｓバスエラー信号33が“H"になれ
ば、Ｍバス情報セレクト信号27は“L"のままで、Ｓバス
情報セレクト信号38が“H"になるため、エラー情報79に
はＳバスエラー情報133が出力される。しかし、Ｍバス
エラー信号23が“H"になれば、Ｍバス情報セレクト信号
27が“H"になり、論理和回路102の出力をマスクするた
め、Ｓバスエラー信号33とは関係なくエラー情報79には
Ｍバスエラー情報123が出力される。このようにCPU1
は、１つのエラー情報を参照することで、常に重大度の
高いエラー情報を得ることができる。本例においても、
エラー処理は優先順位判定回路100の出力に対して行え
ばよいため、従来例のように、エラーロギング回路を一
系統しか持たないシステム用に作成したエラー処理ソフ
トウェアとの互換性を保ちながら、最も重要度の高いエ
ラーを処理することができる。

また、上記実施例では、独立して動作可能なバスが２
つとして説明したが、３つ以上であってもよい。また、
バッファードライト時のみバスが並行して同時動作する
場合を想定したが、例えばＳバス上で複数のI/O5同士が
直接データ転送を行い、それと並行してCPU1がメモリ２
をアクセスするという動作においても、本方式を適用す
ることができる。

〔発明の効果〕

本発明によれば、従来のエラー処理ソフトウェアをそ
のまま利用できるだけでなく、優先度の高いエラーから
処理できるため、効率よくエラー処理ができるという効
果がある。

更に、本発明によれば、バス毎にエラーロギング手段
を別個に設けているので、各バスのエラー情報を保持し
ておくことができ、これら各エラー情報に基づいて順次
にエラー処理を行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来の方式の一例を示すブロック図、第３図は第１図中
の１ブロックの詳細を示すブロック図、第４図はそのタ
イミングチャート、第５図は本発明の他の実施例を示す
ブロック図、第６図は第５図中の１ブロックの詳細を示
すブロック図である。 １……CPU ２……メモリ ３……メモリ制御部 ４……I/O制御部 ５……I/O ６……Ｍバスエラー検出回路 ７……Ｓバスエラー検出回路 ８……エラーロギング回路 11……PAバス 12……PDバス 21……MAバス 22……MDバス 23……Ｍバスエラー信号 24……Ｍレディ信号 28……Ｍバスエラーロギング回路 31……SAバス 32……SDバス 33……Ｓバスエラー信号 34……Ｓレディ信号 38……Ｓバスエラーロギング回路 41……NMI要求信号 100……優先順位判定回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 益子 淳 神奈川県横浜市戸塚区吉田町292番地 日立ビデオエンジニアリング株式会社内 (72)発明者 伊藤 浩道 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 山上 一 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 小林 成夫 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (56)参考文献 特開 昭55−41563（ＪＰ，Ａ) 特開 昭59−117618（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】バス上のエラーを検出するエラー検出手段
   と、 当該エラー検出手段によりエラーを検出したときに前記
   バス上のエラー情報を取込むエラーロギング手段と、 当該エラーを割込みとしてCPUに通知する手段とを備え
   た情報処理装置において、 独立に動作可能な複数のバスに対して複数の前記エラー
   検出手段を設けると共に、 前記独立に動作可能な複数のバスに対して複数の前記エ
   ラーロギング手段を設け、 当該複数のエラーロギング手段はそれぞれ対応する前記
   エラー検出手段からの出力に従って個別にエラー情報を
   取込み、前記複数のエラー検出手段からの出力が競合し
   て発生した場合、前記複数のエラーロギング手段に取込
   まれたエラー情報は前記複数のバスに対し予め定めた優
   先順位に従って選択的に利用されることを特徴とするエ
   ラー制御方式。