JPH056897B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は故障検出方式、さらに詳しくいえばキ
ヤツシユメモリを有する情報処理装置において、
キヤツシユメモリに対応して設けられるストアバ
ツフアに付随するストアチエツク機構の故障検出
方式に関する。

（従来の技術） 大型計算機においては、処理の高速化のため
に、演算処理部からキヤツシユメモリ、あるいは
キヤツシユメモリから主記憶部等のストアパスに
はストアバツフアが不可欠である。このような構
成において、メモリに対するリードコマンドは通
常、ストアコマンドよりも優先して処理してい
る。しかしストアバツフア内にリードアドレスと
同一のアドレスに対するストアが存在する場合
は、このストアバツフア内のデータをリードしな
ければならない。そのため、ストアバツフアに
は、各エントリのストアアドレスと、後続のリー
ドアドレスを比較するための比較器がエントリ対
応に設けられている。この比較器によつてメモリ
リードのタイミングで、各エントリのストアアド
レスとリードアドレスとの一致が検出された場合
には、ストアバツフア内のストアコマンドを優先
的に処理し、その後にリードコマンドを処理する
ように構成されており、コマンド実行の順序性を
維持し、正しいデータ（この場合は直前のストア
で書き換えられたデータ）の読出しを保証してい
る。したがつて、前記比較器が故障した場合に
は、コマンド実行の順序性を保つことが不可能に
なるため、データ化け等の重大な故障につなが
る。

（発明が解決しようとする問題点） 従来、この比較器の故障検出には、パリテイ付
きのデータを比較して、その出力をパリテイチエ
ツクする等の方法がとられていた。しかし、この
方法では比較器を構成する回路のうち故障を検出
できる回路は排他的ORまでで、その後段のAND
回路の故障等までは検出できなかつた。

本発明の目的はリードタイミングでないときに
比較器の２入力に同じアドレスを入力して比較器
の故障を事前に検出することにより、データ化け
等の重大な故障の発生を回避することができる故
障検出方式を提供することにある。

（問題点を解決するための手段） 前記目的を達成するために本発明によるストア
チエツク機構の故障検出方式は情報処理装置にお
けるキヤツシユメモリに対応して設けられている
複数エントリのキヤツシユストアバツフアのスト
アアドレスとメモリリードアドレスとを比較し、
同一である場合に一致信号を出力する、ストアチ
エツク機構の故障検出方式において、前記ストア
アドレスの各エントリ対応の比較器の一方の入力
にセレクタを設け、メモリリードのタイミングで
は前記各セレクタはそれぞれリードアドレスを選
択して各比較器はリードアドレスと対応のストア
アドレスと比較し、メモリリードのタイミング以
外のときは前記各セレクタは各ストアアドレスを
選択し各比較器はそれぞれ同じストアアドレスと
比較し、一致信号を出力しない比較器があつたと
き故障を示す信号を出力するように構成されてい
る。

（実施例） 次に本発明について図面を参照して説明する。

第１図は本発明による故障検出方式の一実施例
を示すブロツク図である。

ストアバツフア１は例えば４エントリのキヤツ
シユストアバツフアのうち、アドレスのストアバ
ツフアのみを抜書きしたものである。

本図に記載部分および記載されていない部分の
ストアバツフアの構成はFIFO構造であり、例え
ばレジスタまたはレジスタフアイルと、入力およ
び出力のエントリを示すポインタとポインタを制
御する制御回路とから構成されている。

ストアバツフアの内容は、読出す以外にも参照
することが可能で、後述する比較器で、ストアバ
ツフアのアドレスとリードアドレスとの比較を行
なつている。

比較器２〜５はストアバツフア１に保持された
アドレスとリードアドレスを比較するためのもの
である。比較器２〜５の一方の入力はセレクタに
なつており、このセレクタ２ａ〜５ａは、リード
タイミングではリードアドレスを、またリードタ
イミングでないときはストアバツフア１に保持さ
れたアドレスを選択するように接続されている。
したがつて、比較器２〜５はリードタイミングで
はリードアドレスとストアバツフア１に保持され
たアドレスを比較し、リードタイミングでないと
きはストアバツフア１に保持されたアドレスを２
つの入力に受け、同じアドレスを比較する。リー
ドタイミングにおいて、比較器２〜５の出力はオ
ア回路７で論理和がとられ、オア回路７の出力
は、アンド回路９でリードタイミングと論理積が
とられる。ストアアドレスとリードアドレスとが
一致した場合はオア回路の出力は“１”となり、
アンド回路９の出力が“１”となり、リードの追
越しが起こつたことが示される。

次にリードタイミングでないときの動作につい
て説明する。リードタイミングでないときはアド
レスの比較器２〜５は使用されないので、その期
間中は比較器の機能試験を行なう。すなわち比較
器２〜５の２つの入力にはストアバツフアの同一
のデータが入力されるので機能が正常であれば、
比較器２〜５の出力はすべて“１”になる。この
ことを確認するために、比較器２〜５の出力を
NAND回路８に入力する。したがつて出力が
“１”にならない比較器が存在すればNAND回路
８の出力は“１”となるため、リードタイミング
でないタイミングをとつたアンド回路１０の出力
が“１”となり、これにより、少なくとも比較器
の１つが故障であることが検出される。

（発明の効果） 以上、説明したように、本発明は、ストアバツ
フアのリード追越し検出のための比較器を、比較
器が使われていないときに一致信号が出力される
ように２つの入力に同じデータを入力して、故障
を検出するように構成されているので、事前に比
較器の故障を発見でき、コマンド実行の順序性が
保てなくなることがわかるので、リードの追越し
によるデータ化けといつた重大な故障の発生を防
止できるという効果がある。

【図面の簡単な説明】

第１図は本発明による故障検出方式の一実施例
を示すブロツク図である。 １……キヤツシユストアバツフアの一部、２〜
５……アドレス比較器、９，１０……アンド回
路、７……オア回路、８……NAND回路、６…
…バツフア。

Claims (1)

【特許請求の範囲】
1. １ 情報処理装置におけるキヤツシユメモリに対
   応して設けられている複数エントリのキヤツシユ
   ストアバツフアのストアアドレスとメモリリード
   アドレスとを比較し、同一である場合に一致信号
   を出力する、ストアチエツク機構の故障検出方式
   において、前記ストアアドレスの各エントリ対応
   の比較器の一方の入力にセレクタを設け、メモリ
   リードのタイミングでは前記各セレクタはそれぞ
   れリードアドレスを選択して各比較器はリードア
   ドレスと対応のストアアドレスとを比較し、メモ
   リリードのタイミング以外のときは前記各セレク
   タは各ストアアドレスを選択し各比較器はそれぞ
   れ同じストアアドレスと比較し、一致信号を出力
   しない比較器があつたとき故障を示す信号を出力
   するように構成したことを特徴とするストアチエ
   ツク機構の故障検出方式。