JPS63140355A - ストアチエツク機構の故障検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は故障検出方式、さらに詳しくいえば情報処理装
置のストアバッファに付随するストアチェック機構の故
障検出方式に関する。

（従来の技術） 大型計算機においては、処理の高速化のために、演算処
理部からキャッシュメモリ、あるいはキャッシュメモリ
から主記憶部等のストアパスにはストアバッファが不可
欠である。このような構成において、メモリに対するリ
ードコマンドは通常、ストアコマンドよりも優先して処
理している。しかしストアバッファ内にリードアドレス
と同一のアドレスに対するストアが存在する場合は、こ
のストアバッファ内のデータをリードしなければならな
い。そのため、ストアバッファには、各エントリのスト
アアドレスと、後続のリードアドレスを比較するための
比較器がエントリ対応に設けられている。この比較器に
よってメモリリードのりイミングで、各エントリのスト
アアドレスとリードアドレスとの一致が検出された場合
には、ストアバッファ内のストアコマンドを優先的に処
理し、その後にリードコマンドを処理するように構成さ
れておシ、コマンド実行の順序性を維持し、正しいデー
タ（この場合は直前のストアで書き換えられたデータ）
の読出しを保証している。したがって、前記比較器が故
障した場合には、コマンド実行の順序性を保つことが不
可能になるため、データ化は等の重大な故障につながる
。

（発明が解決しようとする問題点） 従来、この比較器の故障検出には、パリティ付きのデー
タを比較して、そ゛の出力をパリティチェックする等の
方法がとられていた。しかし、この方法で比較器を構成
する回路のうち故障を検出できる回路は排他的ＯＲまで
で、その後段のＡＮＤ回路の故障等までは検出できなか
った。

本発明の目的は所定の条件になったとき比較器の２人力
に同じアドレスを入力して比較器の故障を事前に検出す
ることによシ、データ化は等の重大な故障を回避するこ
とができる故障検出方式を提供することにある。

（問題点を解決するための手段） 前記目的を達成するために本発明によるストアチェック
機構の故障検出方式は情報処理装置の複数エントリのス
トアバッファのストアアドレスとリードアドレスとを比
較し、同一である場合に一致信号を出力するストアチェ
ック機構の故障検出方式において、前記ストアアドレス
の各エントリ対応の比較器の一方の入力にセレクタを設
け、前記ストアバッファの各エントリのうち有効アドレ
スが存在するエントリに対しては、そのエントリ対応の
セレクタはリードアドレスを選択し、対応の比較器はリ
ードアドレスと対応のストアアドレスとを比較させ、前
記ストアバッファの各エントリのうち有効アドレスが存
在しないエントリに対してはそのエントリ対応のセレク
タは対応のストアアドレスを選択し対応の比較器は同じ
ストアアドレスと比較し、一致信号を出力しない比較器
があったとき故障を示す信号を出力するように構成しで
ある。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は本発明による故障検出方式の一実施例を示すブ
ロック図である。

ストアバッファ１は、例えば４エントリのストアバッフ
ァのうち、アドレスのストアバッファのみを抜粋したも
のである。

本図に記載部分および記載されていない部分のストアバ
ッファの構成はＦＩＦＯ構造であり、例えばレジスタ、
またはレジスタファイルと、入力および出力のエントリ
を示すポインタ、およびポインタを制御する制御回路と
から構成されている。

ストアバッファの内容は読出す以外にも参照することが
可能で、後述する比較器でストアバッファのアドレスと
リードアドレスとの比較を行なっている。比較器２〜５
はストアバッファ１に保持されたアドレスとリードアド
レスを比較するだめのものである。

大形計算機では、メモリに対するリード処理とストア処
理を分離し、ストアはストアバッファに蓄積しておき、
リードを優先的に処理することによシ、全体の処理性能
を高めている。しかし、ストアバッファ内にあって、ま
だメモリに反映されていないストアと同一アドレスのリ
ードが後からきた場合は、このストアバッファ内にある
ストアを先に処理しなければならない（以下、このよう
なケースをストアバッファヒツトといつ）。

このようなケースを発見するために、比較器２〜５によ
ってストアバッファ１に保持されたアドレスとリードア
ドレスとの比較を行なっている。

比較器２〜５のうち、１つでも一致を検出した場合には
リード処理を抑止し、ストアバッファを優先的に掃出す
等の処理を行なう。比較器２〜５の一方の入力はセレク
タになっておシ、このセレクタ２ａ〜５ａは、ストアバ
ッファの該当するエントリに有効なアドレスがあるとき
、リードアドレスを選択し、比較器２〜５は前述のよう
にリードアドレスとストアバッファ内に保持されたアド
レスを比較する。一方、この比較器が使用されてい々い
とき（該当エントリに有効なアドレスが無いトキ）は、
セレクタ２ａ〜５ａはストアバッファ１に保持されたア
ドレスを選択し、２つの入力に同一のデータが入力され
るように動作する。ストアバッファ内の有効なデータの
有無によって比較器２〜５の入力のセレクタ２ａ〜５ａ
を切換える信号は、ストアバッファの入力ポインタレジ
スタ２０、出力ポインタレジスタ２１の出力をデコード
回路３０でデコードして得られる。入力ポインタレジス
タ２０および出力ポインタレジスフ２１は、ストアバッ
ファの容量が例えば４エントリの場合は３　ｂｉｔ幅よ
り構成されておシ、入力ポインタレジスタ２０の内容は
ストアバッファ１への書込みエントリを、出力ポインタ
レジスタ２１の内容はストアバッファ１からの読出しエ
ントリをそれぞれ示す。そして書込みおよび読出しのタ
イミングで、＋１加算回路２２および２３でそれぞれ＋
１され、データが更新される。

入力ポインタレジスタ２０および出力ポインタレジスタ
２１の出力は線２４および２５を介してそれぞれデコー
ド回路３０に与えられる。

第２図はこのデコード回路３０を詳細に示した図である
。

＃２４および線２５から入力はれたそれぞれ３本の入力
ポインタアドレス、出力ポインタアドレスはバッファ３
１〜３６に入力される。ポインタアドレスはバッファ容
量の表現に必要なビット数十１ビツトあ如、このバッフ
ァ容量の表現に必要のない最上位のｌ　ｂｉｔは入力ポ
インタと出力ポインタの前後関係を表わしている。すな
わち、入力ポインタと出力ポインタの最上位ビットが等
しいときは入力ポインタは出力ポインタよシも大きなア
ドレスのエントリを示し、有効エントリは出力ポインタ
のアドレスのエントリから入力ポインター１のアドレス
のエントリとなる。また、入力ポインタと出力ポインタ
の最上位ビットが一致しない場合は出力ポインタが入力
ポインタよりも大きなアドレスを示し、有効エントリは
、出力ポインタのアドレスエントリよシも大きなアドレ
スエントリの全てと、入力ポインター１のアドレスエン
トリよジも小さなアドレスエントリの全て（入力ポイン
タのアドレスがバッファの最初のアドレスを示している
ときは有効エントリなし）の和になる。上記の判断はバ
ッファ３１と３４の出力の排他的論理和をＥＸＯＲゲー
）３７でとることによって得られる。すなわち、前者の
場合はＥｘＯＲゲート３７の出力は“０”であり、後者
の場合は“１＃となる。

次に、各エントリの有効条件について説明する。

各エントリの有効条件は、ＥＸＯＲゲー）３７の出力が
１０＃のときは、入力ポインタアドレスが自分のエント
リのアドレスよりも大きく、かつ出力ポインタアドレス
が自分のエントリのアドレスと等しいかまたは小さいと
きである。前者の条件は、各エントリ対応に線５４，５
５．５６で表わされる。すなわち、線５４は入力ポイン
タの下位２ビツトが”０１’　、”１０’　、”１１”
のとき、線５５は入力ポインタの下位２ビツトが“１０
”、−１１”のとき、線５６は入力ポインタの下位２ビ
ツトが１１”のとき、それぞれ有効となるのである。

バッファの最大アドレスのエントリの有効条件は、入力
ポインタアドレスと出力ポインタアドレスの最上位ビッ
トが異なること、すなわちＥＸＯＲゲ−）３７の出力が
１１＃になることによシ容易に表わせる。後者の条件は
、各エントリ対応に線５７．５８．５９で表わされる。

すなわち、線５７は出力ポインタの下位２ビツトが１０
０”のとき、線５Ｂは出力ポインタの下位２ビツトが”
ＯＯ”　、　＝０１”のとき、線５９は出力ポインタの
下位２ビツトが００’、’０１”、＝１０’のとき、そ
れぞれ有効になるのである。ＥＸＯＲゲート３７の出力
が＃１”の場合は、入力ポインタアドレスが自分のエン
トリのアドレスよシも大きいか、あるいは出力ポインタ
アドレスが自分のエントリのアドレスと等しいかまたは
小さいときである。すなわち、ＥＸＯＲゲート３７の出
力が１０＃の場合の各エントリの２つの有効条件をＯＲ
したものとなる。

以上のことを実現するために、アンドゲート４２〜５０
、およびオアゲート５１〜５３を使用している。ＥＸＯ
Ｒゲート３７の出力がｇｏｓのときは、各エントリの２
つの条件をアンドゲート４４．４７．５０で論理積をと
っている。ＥＸＯＲゲート３１の出力が“１″のときは
各エントリの２つの条件を、アンドゲート４２，４３，
４５゜４６．４８．４９でそれぞれのＥＸＯＲゲート３
Ｔの出力と論理積をとシ、前記アンドゲート４４．４７
．５０の出力と合わせてオアゲート５１．５２．５３で
オアし、線２６〜２８へ出力している。したがって、線
２６，２７．２８および２９の信号は、前述のように、
各エントリに有効なストアアドレスがあることを示して
いる。バッファ１４〜１Ｔで受けたこれらの信号は、′
１＃のときセレクタ２ａ〜５ａはリードアドレスを選択
し、比較器２〜５はリードアドレスとストアバッファ内
に保持されたアドレスとを比較する。比較器２〜５の出
力はアンドゲート１０〜１３で、エントリが有効な信号
のみに絞られオアゲート１Ｂでオアされる。

このオアゲート１Ｂの出力が１”のときは、ストアバッ
ファ１に保持されたアドレスのなかにリードアドレスと
一致するアドレスがあるというストアバッファヒツトが
検出されたことを示すものである。バッファ１４〜１７
の出力が“０＃のエントリでは、対応する比較器２〜５
の２つの入力にはともにストアバッファ内に保持された
アドレスが入力される。このため、比較器の機能が正常
であれば、比較器２〜５のうち、対応するストアバッフ
ァ内のエントリに有効なストアがない比較器からは一致
信号が出力されるはずである。比較器２〜５の出力は一
旦、オアゲート６〜９で受けられ、対応するストアバッ
ファ内のエントリに有効なストアがある場合は対応する
オアゲート６〜９の出力は＃１＃になる。対応するスト
アバッファ内のエントリが有効でないときには、対応す
るオアゲート６〜９には比較器２〜５の出力が伝搬され
る。オアゲート６〜９の出力はＮＡＮＤゲート１９に集
められる。各オアゲート６〜９の出力のうち“０″′　
を出力しているもの、すなわち、有効なストアがストア
バッファ内になく、比較器に同一のアドレスを入力して
いるにもかかわらず、その出力が′１”にならない比較
器がある場合にはＮＡＮＤゲート１９から“１”が出力
される。

これによシ比較器の故障が検出される。

（発明の効果） 以上、説明したように、本発明による故障検出方式は、
ストアバッファの各エントリのうち有効アドレスが存在
しないエントリに対応の比較器の２人力にセレクタの選
択によシ同じアドレスを入力し、その比較器が一致信号
を出力するか否かによって故障を検出するように構成さ
れている。

したがって事前に比較器の故障を発見でき、コマンド実
行の順序性が保てなくなることがわかるので、リードの
追越によるデータ化けといった重大な故障の発生を防止
できるという効果がある。

【図面の簡単な説明】

第１図は本発明による故障検出方式の一実施例を示すブ
ロック図である。第２図は第１図のデコード回路を詳細
に示した回路図である。 １・・・ストアバッファの一部 ２〜５・・・セレクタ付きの比較器 ６〜９，１８・・・オアゲート １０〜１３・・・アンドゲート １９鳴・・ＮＡＮＤゲート １４〜１７・・・正負の出力をもつバッファ２０〜２１
・・・レジスタ ２２〜２３・・・＋１加算回路 ３０・・・デコード回路 ３１〜３６・・・正負の出力をもつバッファ３８．４１
〜５０・・・アンドゲート ３９〜４０・・・ＮＡＮＤゲート ３７・・・ＥＸＯＲゲート ５１〜５３・・・オアゲート

Claims (1)

【特許請求の範囲】
1. 情報処理装置の複数エントリのストアバッファのストア
   アドレスとリードアドレスとを比較し、同一である場合
   に一致信号を出力するストアチェック機構の故障検出方
   式において、前記ストアアドレスの各エントリ対応の比
   較器の一方の入力にセレクタを設け、前記ストアバツフ
   アの各エントリのうち有効アドレスが存在するエントリ
   に対しては、そのエントリ対応のセレクタはリードアド
   レスを選択し、対応の比較器はリードアドレスと対応の
   ストアアドレスとを比較し、前記ストアバッファの各エ
   ントリのうち有効アドレスが存在しないエントリに対し
   てはそのエントリ対応のセレクタは対応のストアアドレ
   スを選択し対応の比較器は同じストアアドレスを比較し
   、一致信号を出力しない比較器があつたとき故障を示す
   信号を出力するように構成したことを特徴とするストア
   チェック機構の故障検出方式。