JPS63140354A

JPS63140354A - ストアチエツク機構の故障検出方式

Info

Publication number: JPS63140354A
Application number: JP61287503A
Authority: JP
Inventors: Itaru Okano; 格岡野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-12-02
Filing date: 1986-12-02
Publication date: 1988-06-11
Also published as: JPH056896B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は故障検出方式、さらに詳しくいえばキャッシュ
メモリを有する情報処理装置のストアバッファに付随す
るストアチェック機構の故障検出方式に関する。

（従来の技術）大型計算機においては、処理の高速化のために、演算処
理部からキャッシュメモリ、あるいはキャッシュメモリ
から主記憶部等のストアハスニハストアバツ７アが不可
欠である。このような構成において、メモリに対するリ
ードコマンドは通常、ストアコマンドよりも優先して処
理している。しかしストアバッファ内にリードアドレス
と同一のアドレスに対するストアが存在する場合は、こ
のストアバッファ内のデータをリードしなければなら々
い。そのため、ストアバッファには、各エントリのスト
アアドレスと、後続のリードアドレスを比較するための
比較器がエントリ対応に設けられている。この比較器に
よってメモＩＪ　ＩＪ−ドのタイミングで、各エントリ
のストアアドレスとリードアドレスとの一致が検出され
た場合には、ストアバッファ内のストアコマンドを優先
的に処理し、その後にリードコマンドを処理するように
構成されており、コマンド実行の順序性を維持し、正し
いデータ（この場合は直前のストアで書き換えられたデ
ータ）の読出しを保証している。したがって、前記比較
器が故障した場合には、コマンド実行の順序性を保つこ
とが不可能になるため、データ化は等の重大な故障につ
ながる。

（発明が解決しようとする問題点）従来、仁の比較器の故障検出には、パリティ付きのデー
タを比較して、その出力をパリティチェックする等の方
法がとられていた。しかし、この方法では比較器を構成
する回路のうち故障を検出できる回路は排他的ＯＲまで
で、その後段のＡＮＤ回路の故障等１では検出できなか
った。

本発明の目的はストアバッファ掃き出し動作が優先とな
るタイミングのとき比較器の２人力に同じアドレスを入
力して比較器の故障を事前に検出することによシ、デー
タ化は等の重大な故障を回避することができる故障検出
方式を提供することにある。

（問題点を解決するための手段）前記目的を達成するために本発明によるストアチェック
機構の故障検出方式は情報処理装置におけるキャッシュ
メモリと主記憶の中間に設けられ、主記憶にストアする
データと対応するアドレスを保持する複数エントリのメ
モリストアバッファと、主記憶に対してメモリリード要
求を出す機構とからなり、前記複数エントリのメモリス
トアバッファ内に保持するストアアドレスと前記メモリ
リードのアドレスをそれぞれ比較し、同一である場合に
一致信号を出力するストアチェック機構の故障検出方式
において、前記ストアアドレスの各エントリ対応の比較
器の一方の入力にセレクタを設け、リードアドレスのタ
イミングで、それぞれリードアドレスを選択して対応の
ストアアドレスと比較した結果、一致を検出したときス
トアバッファ掃出し動作優先となるタイミングを発生し
、前記ストアバッファ掃出し動作優先となったとき、前
記各セレクタは各ストアアドレスを選択し各比較器はそ
れぞれ同じストアアドレスを比較し、一致信号を出力し
ない比較器があったとき故障を示す信号を出力するよう
に構成されている。

（実施例）次に、本発明について図面を参照して説明する。

第１図は本発明による故障検出方式の一実施例を示すブ
ロック図である。

ストアバッファ１は例えば４エントリのキャッシュスト
アバッファのうち、アドレスのストアバッファのみを抜
粋したものである。

本図に記載部分および記載されていない部分のストアバ
ッファの構成はＦＩＦＯ構造であシ、例えばレジスタま
たはレジスタファイルと、入力および出力のエントリを
示すポインタとポインタを制御する制御回路とから構成
されている。

ストアバッファの内容は、読出す以外にも参照すること
が可能で、後述する比較器で、ストアバッファのアドレ
スとリードアドレスとの比較を行なっている。

セレクタ２０ａ付きのレジスタ２０は、リードリクエス
トおよびストアのリクエストを切換えて受付け、メイン
メモリにリクエストを送出する。

通常はリードリクエストが優先的に処理される。

しかし、ストア優先処理タイミング発生回路２１が発生
するタイミングで線１５が“０＃　になるとＡＮＤゲー
ト１７の反転出力が“１″′になるので、セレクタ２０
ａはストアバッファ１の出力を選択し、ストアが優先的
に処理される。

比較器２〜５はストアバッファ１に保持されたストアア
ドレスとリードアドレスを比較するためのものである。

比較器２〜５の一方の入力はセレクタ２ａ〜５ａになっ
ており、このセレクタ２ａ〜５ａは線１４が′０”のと
きＡＮＤゲート６の反転出力が“１″になるのでセレク
タ１８の出力を、また線１４が１１”のとき、ＡＮＤゲ
ート６の正出力が１１＃になるのでストアバッファ１に
保持されたストアアドレスを選択する。したがって比較
器２〜５は、１ｊ１１４が１０＃のときは、セレクタ１
Ｂの出力（リードアドレス）とストアバッファ１に保持
されたストアアドレスとを比較し、線１４が“１＃のと
きは、２つの入力にストアバッファ１に保持されたアド
レスを２つの入力に受け、同じアドレスを比較する。

セレクタ１８およびレジスタ１９はリードリクエストが
ストア優先処理によって保留された場合にリードアドレ
スを保持するためのループを構成する回路部である。線
１３が０＃のときけ、ＡＮＤゲート１６の反転出力が１
”となるのでセレクタ１８は外部からのリードアドレス
を受付ける。また、線１３が′１＃のときはＡＮＤゲー
ト１６の正出力が′１”　となるのでセレクタ１８はレ
ジスタ１９の出力を選択し、リードアドレスを保持する
。

今、線１４が１０＃の状態の場合の動作について説明す
る。

線１４は０＃であシ、各セレクタ２ａ〜５ａはリードア
ドレスを選択するので比較器２〜５は、リードアドレス
とストアバッファ１に保持されたストアアドレスの比較
を行なう。比較器２〜５の出力はオアゲート７でオアさ
れるため、ストアバッファ１に保持されたアドレスのう
ち、１つでもリードアドレスと一致するものがあればオ
アゲートＴの出力け′１”となる。ＡＮＤゲート６の反
転出力は“１″　　となっているので、オアゲートＴの
出力は反転してＮＡＮＤゲート９から出力される。この
ＮＡＮＤゲート９の出力が“０″のときはリードの追越
しが起こったことを示し、線１２が０”になることによ
ってストア優先処理タイミング発生回路２１にリードの
保留、ストアの優先処理を要求する。ストアバッファ１
に保持されたアドレスのうち、セレクタ１８の出力（リ
ードアドレス）と一致するものがない場合は、オアケー
ト７の出力は０”となるので、ＮＡＮＤケート９の出力
は“１＃となり、線１２は１”の状態を保持し、通常の
通り、リードが優先的に処理される。

次に線１４が１＃の状態にある場合の動作を説明する。

線１４が“１＃のときは、セレクタ２ａ〜５ａはストア
アドレスを選択するので比較器２〜５０２人力には同一
のアドレスが入力されている。比較器の機能が正常であ
れば比較器２〜５の出力は全て１”になる。このことを
確認するために、比較器２〜５の出力をＮＡＮＤゲート
８に入力している出力が“１”にならない比較器があれ
ばＮＡＮＤゲート８の出力は′１″　となるためリード
タイミングでないタイミングをとったアンド回路１０の
出力が１１″　　となり、これにより、少なくとも比較
器の１つが故障であることが検出される。

第２図は第１図のストア優先処理タイミング発生回路２
１の部分を詳細に示す図である。

レジスタ４０〜４２は定常状態では１０”となっている
フリップフロップ（以下ＦＦと略す）である。

今、リードリクエストによってｌＦ＃１１が′１″にな
るとＡＮＤゲート３０、ＯＲゲート３５を通してＦＦ４
０には１１＃がセットされる。これによって線１３も“
１”になシ、前述したように、リードアドレスがセレク
タ１８、レジスタ１９で構成されるループ内に保持され
る。ＡＮＤゲート３０の出力が１１”になることによっ
てＯＲゲート３７の出力も“１＃　となる。このとき、
リードの保留を指示する線１２が活性でない状態“１″
になっていればＡＮＤゲート３４は１１”となりＦＦ４
２には“１”がセットされる。また、ＡＮＤゲート３４
の出力は線１５を通してセレクタ２０ａ付きレジスタ２
０を切替えており、１＃のときはリードリクエストを受
付ける。ＦＦ４０および４２に“１”がセットされた後
はＦＦ４２によってＦＦ４０がリセットされ、ＦＦ４０
によってＦＦ４２もリセットされるがＦＦ４２が“１”
の間、線１４を通して１″　が出力されている。

この期間がストア優先処理タイミングで、リードリクエ
ストは受付けられずストアが優先的に処理される。捷た
、前述したように、この期間にストアバッファの比較器
の試験が行なわれる。

次にリクエストのタイミングでリードの保留を指示する
線１２か活性状態″０＃になった場合を説明する。この
場合はＡＮＤゲート３４の出力は１０”となるため、Ｆ
Ｆ４２は１０＃の状態であり、線１５には０＃が出力さ
れている。したがってリードリクエストは受付けられず
、セレクタ２０ａ付きレジスタ２０にはストアリクエス
トが受付けられる。ＦＦ４２に′１″がセットされない
代わりにＦＦ４１にはＡＮＤゲート３２、ＯＲゲート３
６を通じて“１”が出力される。この後、しばらくして
、リードと同一のアドレスに対するストアがストアバッ
ファ１からセレクタ付きレジスタ２０を通ってメモリに
掃き出されるとリードの保留を示す信号１２が不活性状
態“１＃になシ、ＡＮＤゲート３４の出力が“１″　に
なる。以降は前述したように、リードが優先的に処理さ
れ、ＦＦ４２がセット、ＦＦ４１はリセットされ、スト
ア優先処理に入る。

（発明の効果）以上、説明したように、本発明は、ストアバッファのリ
ード追越し検出のための比較器を、ストアバッファ掃出
し動作優先時に、一致信号が出力されるように２つの入
力に同じデータを入力して、故障を検出するように構成
されているので、事前に比較器の故障を発見でき、コマ
ンド実行の順序性が保てなくなることがわかるので、リ
ードの追越によるデータ化けといった重大な故障の発生
を防止できるという効果がある。

【図面の簡単な説明】

第１図は本発明による故障検出方式の一実施例を示すブ
ロック図である。第２図は第１図２１のストア優先処理タイミング発生回
路の詳細を示すブロック図である。１・・・メモリストアバッファの一部２〜５・・・アドレス比較器６．１６・・・正負の出力をもつバッファ８．９・　・
・ＮＡＮＤゲート１０・・・ＡＮＤゲートＴ・・・オアゲート１Ｂ・・・セレクタ１９・・・レジスタ２０−・・セレクタ付きレジスタ３Ｇ、３１，３２，３３．３４・・・ＡＮＤゲート３５．３６．３７・・・ＯＲゲート３８．３９・・・正負の出力をもつバッファ４０．４１
．４２・・・個別制御用フリップフロップ

Claims

【特許請求の範囲】

情報処理装置におけるキャッシュメモリと主記憶の中間
に設けられ、主記憶にストアするデータと対応するアド
レスを保持する複数エントリのメモリストアバッファと
、主記憶に対してメモリリード要求を出す機構とからな
り、前記複数エントリのメモリストアバッファ内に保持
するストアアドレスと前記メモリリードのアドレスをそ
れぞれ比較し、同一である場合に一致信号を出力するス
トアチェック機構の故障検出方式において、前記ストア
アドレスの各エントリ対応の比較器の一方の入力にセレ
クタを設け、リードアドレスのタイミングで、それぞれ
リードアドレスを選択して対応のストアアドレスと比較
した結果、一致を検出したときストアバッファ掃出し動
作優先となるタイミングを発生し、前記ストアバッファ
掃出し動作優先となつたとき、前記各セレクタは各スト
アアドレスを選択し各比較器はそれぞれ同じストアアド
レスを比較し、一致信号を出力しない比較器があつたと
き故障を示す信号を出力するように構成したことを特徴
とするストアチェック機構の故障検出方式。