JPH08212093A - フォールトトレラント計算機システム - Google Patents
フォールトトレラント計算機システムInfo
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- JPH08212093A JPH08212093A JP7019225A JP1922595A JPH08212093A JP H08212093 A JPH08212093 A JP H08212093A JP 7019225 A JP7019225 A JP 7019225A JP 1922595 A JP1922595 A JP 1922595A JP H08212093 A JPH08212093 A JP H08212093A
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Abstract
(57)【要約】
【目的】動作信頼性が高く、しかも共有メモリアクセス
を高速実行することが出来るフォールトトレラントコン
ピュータを実現する。 【構成】３つの多重化されたＣＰＵ１０の中で少なくと
も２つのＣＰＵから同一のアクセス要求が発行される
と、メモリ２４のアクセスが行われる。この場合、同一
のアクセス要求の内容を示すアクセス情報（アドレス、
データ）がアクセス情報バッファ２２２に保持される。
この後、別のＣＰＵからアクセス要求が発行されると、
その要求とアクセス情報バッファ２２２の内容が比較さ
れる。一方、先行する２つのＣＰＵから次のアクセス要
求が来ると、次のメモリアクセスが開始されると共に、
そのアクセス要求の内容を示すアクセス情報がアクセス
情報バッファ２２２にＦＩＦＯ的に格納される。
を高速実行することが出来るフォールトトレラントコン
ピュータを実現する。 【構成】３つの多重化されたＣＰＵ１０の中で少なくと
も２つのＣＰＵから同一のアクセス要求が発行される
と、メモリ２４のアクセスが行われる。この場合、同一
のアクセス要求の内容を示すアクセス情報（アドレス、
データ）がアクセス情報バッファ２２２に保持される。
この後、別のＣＰＵからアクセス要求が発行されると、
その要求とアクセス情報バッファ２２２の内容が比較さ
れる。一方、先行する２つのＣＰＵから次のアクセス要
求が来ると、次のメモリアクセスが開始されると共に、
そのアクセス要求の内容を示すアクセス情報がアクセス
情報バッファ２２２にＦＩＦＯ的に格納される。
Description
【０００１】
【産業上の利用分野】この発明はフォールトトレラント
計算機システムに関し、特に多重化されたＣＰＵそれぞ
れからのメモリアクセス要求の多数決論理を実行し、そ
の多数決論理の結果に従って共有メモリ装置をアクセス
するフォールトトレラント計算機システムに関する。
計算機システムに関し、特に多重化されたＣＰＵそれぞ
れからのメモリアクセス要求の多数決論理を実行し、そ
の多数決論理の結果に従って共有メモリ装置をアクセス
するフォールトトレラント計算機システムに関する。
【０００２】
【従来の技術】一般に、フォールトトレラントコンピュ
ータシステムにおいては、ＣＰＵを多重化してそれらに
同じ仕事を実行させ、それらＣＰＵによる結果の多数決
をとることにより信頼性の向上が図られている。
ータシステムにおいては、ＣＰＵを多重化してそれらに
同じ仕事を実行させ、それらＣＰＵによる結果の多数決
をとることにより信頼性の向上が図られている。
【０００３】この場合、多重化されたＣＰＵそれぞれか
らの共有メモリ装置に対するアクセス要求についても多
数決がとられ、その多数決論理の結果に従って共有メモ
リ装置のアクセスが制御される。このような多重化／多
数決を利用した典型的なフォールトトレラントコンピュ
ータシステムにおける共有メモリ装置の構成を図５に示
す。
らの共有メモリ装置に対するアクセス要求についても多
数決がとられ、その多数決論理の結果に従って共有メモ
リ装置のアクセスが制御される。このような多重化／多
数決を利用した典型的なフォールトトレラントコンピュ
ータシステムにおける共有メモリ装置の構成を図５に示
す。
【０００４】図５の共有メモリ装置２０は、３重化され
たＣＰＵ（ＣＰＵ１，ＣＰＵ２，ＣＰＵ３）を持つシス
テムに対応するものであり、アドレスと、データの各々
に多数決回路２２１、２３１を備えている。緩く同期化
された３重化されたＣＰＵからのアクセス要求は、バッ
ファ２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ
と多数決回路２２１、２３１を経てメモリ２４をアクセ
スする。
たＣＰＵ（ＣＰＵ１，ＣＰＵ２，ＣＰＵ３）を持つシス
テムに対応するものであり、アドレスと、データの各々
に多数決回路２２１、２３１を備えている。緩く同期化
された３重化されたＣＰＵからのアクセス要求は、バッ
ファ２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ
と多数決回路２２１、２３１を経てメモリ２４をアクセ
スする。
【０００５】但し、アクセスの際には多数決回路２２
１、２３１において、少なくとも２つの要求が同じでな
ければならない。したがって、バッファ２１ａ、２１
ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆに到着する同じ要
求が２つ揃うまでは、後から到着する要求を待つ。
１、２３１において、少なくとも２つの要求が同じでな
ければならない。したがって、バッファ２１ａ、２１
ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆに到着する同じ要
求が２つ揃うまでは、後から到着する要求を待つ。
【０００６】ライト要求の場合には、バッファ２１ａ、
２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆからの要求
が、多数決回路２２１、２３１に同じ２つの要求が到着
した場合にメモリ２４へのデータの書き込みを開始／完
了する。
２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆからの要求
が、多数決回路２２１、２３１に同じ２つの要求が到着
した場合にメモリ２４へのデータの書き込みを開始／完
了する。
【０００７】リード要求の場合には、バッファ２１ａ、
２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆからの要求
が、多数決回路２２１、２３１に同じ２つの要求が到着
した場合にメモリ２４からのデータの書き込みを開始／
完了する。
２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆからの要求
が、多数決回路２２１、２３１に同じ２つの要求が到着
した場合にメモリ２４からのデータの書き込みを開始／
完了する。
【０００８】この技術では、少なくとも２つの同じ要求
が揃った時点でメモリへのアクセスを開始／完了を行な
うことで、システムとしての動作の信頼性を向上させて
いる。
が揃った時点でメモリへのアクセスを開始／完了を行な
うことで、システムとしての動作の信頼性を向上させて
いる。
【０００９】
【発明が解決しようとする課題】このような構成の共有
メモリ装置２０では、３番目以降のＣＰＵからアクセス
要求が到着した場合、その要求における動作については
特に確認されていなかった。このため、故障要素の検出
などを行うことができず、多重化システム全体の信頼性
を維持することは困難であった。
メモリ装置２０では、３番目以降のＣＰＵからアクセス
要求が到着した場合、その要求における動作については
特に確認されていなかった。このため、故障要素の検出
などを行うことができず、多重化システム全体の信頼性
を維持することは困難であった。
【００１０】また、先行している２つのＣＰＵについて
は、残るＣＰＵからのアクセス要求が到着するまで次の
アクセス要求を行なうことができない。このため、共有
メモリ装置に対するアクセスが連続する場合において
は、遅れて到着するＣＰＵからの要求が陽に見えてきて
しまうため、全てのＣＰＵで同期を取る場合とシステム
の動作速度の点で何ら変わりがなく、共有メモリ装置を
アクセスする度に同期を取っていたのでは、システムと
しての速度の向上が望めなかった。
は、残るＣＰＵからのアクセス要求が到着するまで次の
アクセス要求を行なうことができない。このため、共有
メモリ装置に対するアクセスが連続する場合において
は、遅れて到着するＣＰＵからの要求が陽に見えてきて
しまうため、全てのＣＰＵで同期を取る場合とシステム
の動作速度の点で何ら変わりがなく、共有メモリ装置を
アクセスする度に同期を取っていたのでは、システムと
しての速度の向上が望めなかった。
【００１１】この発明はこのような点に鑑みてなされた
もので、動作速度を犠牲にすることなく、３番目以降の
ＣＰＵからのアクセス要求の内容についてその正当性を
確認出来るようにし、高速動作可能で、且つ多重化シス
テムの信頼性を十分に維持することができるフォールト
トレラント計算機システムを提供することを目的とす
る。
もので、動作速度を犠牲にすることなく、３番目以降の
ＣＰＵからのアクセス要求の内容についてその正当性を
確認出来るようにし、高速動作可能で、且つ多重化シス
テムの信頼性を十分に維持することができるフォールト
トレラント計算機システムを提供することを目的とす
る。
【００１２】
【課題を解決するための手段および作用】この発明の請
求項１に係るフォールトトレラント計算機システムは、
同一の命令ストリームを実行する少なくとも３個のＣＰ
Ｕと、これらＣＰＵによって共有される情報を格納する
共有メモリ装置と、前記少なくとも３個のＣＰＵからの
メモリアクセス要求に対して多数決論理を実行する多数
決論理手段であって、先行する少なくとも２つのＣＰＵ
からのメモリアクセス要求が一致した際、その一致した
メモリアクセス要求に従って前記共有メモリ装置に対す
るアクセスを開始する多数決論理手段と、前記一致した
メモリアクセス要求のアクセス情報を格納するアクセス
情報格納バッファと、前記先行する少なくとも２つのＣ
ＰＵ以外の残りのＣＰＵからメモリアクセス要求が発行
された時、そのメモリアクセス要求の情報を前記アクセ
ス情報格納バッファに格納されている内容と比較する手
段とを具備することを特徴とする。
求項１に係るフォールトトレラント計算機システムは、
同一の命令ストリームを実行する少なくとも３個のＣＰ
Ｕと、これらＣＰＵによって共有される情報を格納する
共有メモリ装置と、前記少なくとも３個のＣＰＵからの
メモリアクセス要求に対して多数決論理を実行する多数
決論理手段であって、先行する少なくとも２つのＣＰＵ
からのメモリアクセス要求が一致した際、その一致した
メモリアクセス要求に従って前記共有メモリ装置に対す
るアクセスを開始する多数決論理手段と、前記一致した
メモリアクセス要求のアクセス情報を格納するアクセス
情報格納バッファと、前記先行する少なくとも２つのＣ
ＰＵ以外の残りのＣＰＵからメモリアクセス要求が発行
された時、そのメモリアクセス要求の情報を前記アクセ
ス情報格納バッファに格納されている内容と比較する手
段とを具備することを特徴とする。
【００１３】このフォールトトレラント計算機システム
においては、先行する２つのＣＰＵ装置からの同じの命
令ストリームによるアクセス要求が共有メモリ装置に対
してあった場合、その要求内容を示すアクセス情報（例
えば、メモリアドレス、ライトデータ）をアクセス情報
格納バッファに保持する。その後、同じ命令ストリーム
による３番目以降のアクセス要求があった場合には、先
行するＣＰＵ装置との比較でなく、アクセス情報格納バ
ッファに既に格納されている同じ命令ストリームによる
アクセス情報との比較が行われる。
においては、先行する２つのＣＰＵ装置からの同じの命
令ストリームによるアクセス要求が共有メモリ装置に対
してあった場合、その要求内容を示すアクセス情報（例
えば、メモリアドレス、ライトデータ）をアクセス情報
格納バッファに保持する。その後、同じ命令ストリーム
による３番目以降のアクセス要求があった場合には、先
行するＣＰＵ装置との比較でなく、アクセス情報格納バ
ッファに既に格納されている同じ命令ストリームによる
アクセス情報との比較が行われる。
【００１４】このように同じ命令ストリームによる３番
目以降の共有メモリ装置へのアクセス要求があった場合
に、アクセス情報格納バッファに既に格納されている同
じ命令ストリームによるアクセス情報と比較することで
システムとしての信頼性を向上することができる。ま
た、３番目以降のアクセスについては、アクセス情報格
納バッファから高速に読み出して比較を行なうことがで
きる。
目以降の共有メモリ装置へのアクセス要求があった場合
に、アクセス情報格納バッファに既に格納されている同
じ命令ストリームによるアクセス情報と比較することで
システムとしての信頼性を向上することができる。ま
た、３番目以降のアクセスについては、アクセス情報格
納バッファから高速に読み出して比較を行なうことがで
きる。
【００１５】従って、動作速度を犠牲にすることなく、
３番目以降のＣＰＵからのアクセス要求の内容について
その正当性を確認出来るようにし、高速動作可能で、且
つ多重化システムの信頼性を十分に維持することができ
る。
３番目以降のＣＰＵからのアクセス要求の内容について
その正当性を確認出来るようにし、高速動作可能で、且
つ多重化システムの信頼性を十分に維持することができ
る。
【００１６】また、この発明の請求項２に係るシステム
では、前記アクセス情報格納バッファは、複数のアクセ
ス情報を格納するための格納領域を備えた先入れ先出し
型のバッファから構成されており、前記アクセス情報格
納バッファへのアクセス情報の書き込みは、先行する少
なくとも２つのＣＰＵからのメモリアクセス要求が一致
する度に実行され、前記比較手段は、前記残りのＣＰＵ
からメモリアクセス要求が発行される度に、前記アクセ
ス情報格納バッファからアクセス情報を読み出し、その
読み出したアクセス情報と前記残りのＣＰＵからのメモ
リアクセス要求の情報とを比較することを特徴とする。
では、前記アクセス情報格納バッファは、複数のアクセ
ス情報を格納するための格納領域を備えた先入れ先出し
型のバッファから構成されており、前記アクセス情報格
納バッファへのアクセス情報の書き込みは、先行する少
なくとも２つのＣＰＵからのメモリアクセス要求が一致
する度に実行され、前記比較手段は、前記残りのＣＰＵ
からメモリアクセス要求が発行される度に、前記アクセ
ス情報格納バッファからアクセス情報を読み出し、その
読み出したアクセス情報と前記残りのＣＰＵからのメモ
リアクセス要求の情報とを比較することを特徴とする。
【００１７】この構成によれば、アクセス情報格納バッ
ファを複数のアクセス情報が格納できるように構成され
ており、アクセス情報は、格納の要求がある都度にアク
セス情報格納バッファに蓄えられる。また、読み出しの
要求がある都度にアクセス情報格納バッファから古く蓄
えられた順に読み出しが行なわれる。
ファを複数のアクセス情報が格納できるように構成され
ており、アクセス情報は、格納の要求がある都度にアク
セス情報格納バッファに蓄えられる。また、読み出しの
要求がある都度にアクセス情報格納バッファから古く蓄
えられた順に読み出しが行なわれる。
【００１８】また、このアクセス情報格納バッファに
は、先行する２つのＣＰＵによる同じ命令ストリームに
よる要求が生じた場合に、そのアクセス情報が同じよう
に格納される。その後、同じ命令ストリームによる３番
目以降のアクセス要求があった場合には、先行するＣＰ
Ｕ装置との比較でなく、対応するアクセス情報格納バッ
ファに既に格納されている同じ命令ストリームによるア
クセス情報と比較される。
は、先行する２つのＣＰＵによる同じ命令ストリームに
よる要求が生じた場合に、そのアクセス情報が同じよう
に格納される。その後、同じ命令ストリームによる３番
目以降のアクセス要求があった場合には、先行するＣＰ
Ｕ装置との比較でなく、対応するアクセス情報格納バッ
ファに既に格納されている同じ命令ストリームによるア
クセス情報と比較される。
【００１９】このようにアクセス情報格納バッファを共
有メモリ装置への複数のアクセス情報を格納できるよう
にすることで、３番目以降のアクセスによる比較が完了
しなくとも、次の同じ命令ストリームによるアクセス要
求を開始することができる。この機構により、共有メモ
リ装置への連続するアクセスを高速に行うことが可能と
なる。
有メモリ装置への複数のアクセス情報を格納できるよう
にすることで、３番目以降のアクセスによる比較が完了
しなくとも、次の同じ命令ストリームによるアクセス要
求を開始することができる。この機構により、共有メモ
リ装置への連続するアクセスを高速に行うことが可能と
なる。
【００２０】また、この発明の請求項３に係るシステム
では、請求項２の構成に加え、前記多数決論理手段は、
先行する２つのＣＰＵからのメモリアクセス要求が一致
した際、その一致したメモリアクセス要求に従って前記
共有メモリ装置に対するアクセスを開始するように構成
され、前記アクセス情報格納バッファは、少なくとも、
３番目以降にメモリアクセス要求を発行するＣＰＵの数
だけ設けられており、前記比較手段は、前記３番目以降
のメモリアクセス要求が発行される度に、それに対応す
るアクセス情報格納バッファからアクセス情報を読み出
し、その読み出したアクセス情報と前記発行されたメモ
リアクセス要求の情報とを比較することを特徴とする。
では、請求項２の構成に加え、前記多数決論理手段は、
先行する２つのＣＰＵからのメモリアクセス要求が一致
した際、その一致したメモリアクセス要求に従って前記
共有メモリ装置に対するアクセスを開始するように構成
され、前記アクセス情報格納バッファは、少なくとも、
３番目以降にメモリアクセス要求を発行するＣＰＵの数
だけ設けられており、前記比較手段は、前記３番目以降
のメモリアクセス要求が発行される度に、それに対応す
るアクセス情報格納バッファからアクセス情報を読み出
し、その読み出したアクセス情報と前記発行されたメモ
リアクセス要求の情報とを比較することを特徴とする。
【００２１】このシステムでは、多重化されたＣＰＵ数
とは無関係に、先行する２つのＣＰＵからのメモリアク
セス要求が一致した時点で共有メモリアクセスが開始さ
れる。アクセス情報格納バッファは、少なくとも３番目
以降のアクセス要求に対応した数だけ揃えられる。これ
らアクセス情報格納バッファには、先行する２つのＣＰ
Ｕによる同じ命令ストリームによる要求が生じた場合
に、そのアクセス情報が同じように格納される。例え
ば、５重化の場合には、少なくとも３つのアクセス情報
バッファが用意される。そして、３つのアクセス情報バ
ッファには、先行する２つのＣＰＵ装置によるアクセス
情報が同じように格納される。この３つのアクセス情報
バッファは、３番目以降のアクセス要求順により対応す
る。その後、同じ命令ストリームによる３番目以降のア
クセス要求があった場合には、先行するＣＰＵ装置との
比較でなく、対応するアクセス情報バッファに既に格納
されている同じ命令ストリームによるアクセス情報と比
較される。
とは無関係に、先行する２つのＣＰＵからのメモリアク
セス要求が一致した時点で共有メモリアクセスが開始さ
れる。アクセス情報格納バッファは、少なくとも３番目
以降のアクセス要求に対応した数だけ揃えられる。これ
らアクセス情報格納バッファには、先行する２つのＣＰ
Ｕによる同じ命令ストリームによる要求が生じた場合
に、そのアクセス情報が同じように格納される。例え
ば、５重化の場合には、少なくとも３つのアクセス情報
バッファが用意される。そして、３つのアクセス情報バ
ッファには、先行する２つのＣＰＵ装置によるアクセス
情報が同じように格納される。この３つのアクセス情報
バッファは、３番目以降のアクセス要求順により対応す
る。その後、同じ命令ストリームによる３番目以降のア
クセス要求があった場合には、先行するＣＰＵ装置との
比較でなく、対応するアクセス情報バッファに既に格納
されている同じ命令ストリームによるアクセス情報と比
較される。
【００２２】この構成により、先行する２つのＣＰＵか
らのメモリアクセス要求が一致する度に処理を進めるこ
とができ、且つ３番目以降のアクセス要求それぞれの正
当性を確認することができる。
らのメモリアクセス要求が一致する度に処理を進めるこ
とができ、且つ３番目以降のアクセス要求それぞれの正
当性を確認することができる。
【００２３】この発明の請求項４に係るシステムは、同
一の命令ストリームを実行する少なくとも３個のＣＰＵ
と、これらＣＰＵによって共有される情報を格納する共
有メモリ装置と、前記少なくとも３個のＣＰＵからのメ
モリアクセス要求に対して多数決論理を実行する多数決
論理手段であって、先行する少なくとも２つのＣＰＵか
らのメモリライト要求が一致した際、その一致したメモ
リライト要求に従って前記共有メモリ装置に対するライ
トアクセスを開始する多数決論理手段と、前記一致した
メモリライト要求のライトアクセス情報を格納するライ
トアクセス情報格納バッファと、前記一致したメモリラ
イト要求に従って前記共有メモリ装置にライトされたデ
ータを、前記共有メモリ装置から読み出して格納するメ
モリデータ格納バッファと、前記先行する少なくとも２
つのＣＰＵ以外の残りのＣＰＵからメモリライト要求が
発行された時、そのメモリアクセス要求の情報を、前記
ライトアクセス情報格納バッファおよび前記メモリデー
タ格納バッファそれぞれに格納されている内容と比較す
る手段とを具備することを特徴とする。
一の命令ストリームを実行する少なくとも３個のＣＰＵ
と、これらＣＰＵによって共有される情報を格納する共
有メモリ装置と、前記少なくとも３個のＣＰＵからのメ
モリアクセス要求に対して多数決論理を実行する多数決
論理手段であって、先行する少なくとも２つのＣＰＵか
らのメモリライト要求が一致した際、その一致したメモ
リライト要求に従って前記共有メモリ装置に対するライ
トアクセスを開始する多数決論理手段と、前記一致した
メモリライト要求のライトアクセス情報を格納するライ
トアクセス情報格納バッファと、前記一致したメモリラ
イト要求に従って前記共有メモリ装置にライトされたデ
ータを、前記共有メモリ装置から読み出して格納するメ
モリデータ格納バッファと、前記先行する少なくとも２
つのＣＰＵ以外の残りのＣＰＵからメモリライト要求が
発行された時、そのメモリアクセス要求の情報を、前記
ライトアクセス情報格納バッファおよび前記メモリデー
タ格納バッファそれぞれに格納されている内容と比較す
る手段とを具備することを特徴とする。
【００２４】このシステムによれば、先行する２つのＣ
ＰＵ装置からの同じの命令ストリームによるライト要求
がメモリ装置に対してあった場合、その要求内容である
ライトアクセス情報がライトアクセス情報格納バッファ
に格納される。また、共有メモリ装置のメモリに書き込
まれたデータは、その共有メモリ装置から読み出されて
メモリデータ格納バッファに格納される。
ＰＵ装置からの同じの命令ストリームによるライト要求
がメモリ装置に対してあった場合、その要求内容である
ライトアクセス情報がライトアクセス情報格納バッファ
に格納される。また、共有メモリ装置のメモリに書き込
まれたデータは、その共有メモリ装置から読み出されて
メモリデータ格納バッファに格納される。
【００２５】その後同じ命令ストリームによる３番目以
降のアクセス要求があった場合には、先行するＣＰＵ装
置との比較でなく、ライトアクセス情報バッファに既に
格納されている同じ命令ストリームによるライトアクセ
ス情報と、メモリデータ格納バッファに格納されたメモ
リから読み出されたデータとの間で比較される。
降のアクセス要求があった場合には、先行するＣＰＵ装
置との比較でなく、ライトアクセス情報バッファに既に
格納されている同じ命令ストリームによるライトアクセ
ス情報と、メモリデータ格納バッファに格納されたメモ
リから読み出されたデータとの間で比較される。
【００２６】このように同じ命令ストリームによる３番
目以降の共有メモリ装置へのライト要求があった場合に
は、先行するＣＰＵ装置との比較ではなく、ライトアク
セス情報バッファに既に格納されている同じ命令ストリ
ームによるライトアクセス情報とメモリデータ格納バッ
ファに格納されたメモリから読み出されたデータとの間
で比較することでシステムとしての信頼性を向上するこ
とができる。
目以降の共有メモリ装置へのライト要求があった場合に
は、先行するＣＰＵ装置との比較ではなく、ライトアク
セス情報バッファに既に格納されている同じ命令ストリ
ームによるライトアクセス情報とメモリデータ格納バッ
ファに格納されたメモリから読み出されたデータとの間
で比較することでシステムとしての信頼性を向上するこ
とができる。
【００２７】また、この発明の請求項５，６に係るシス
テムは、請求項２，３のバッファ構成を請求項４に適用
して、ライトアクセス情報バッファとメモリデータ格納
バッファを複数のアクセス情報を格納できるようにし、
３番目以降のアクセスによる比較が完了しなくとも、次
の同じ命令ストリームによるライト要求を開始できるよ
うにしたものである。この機構により、共有メモリ装置
への連続するライトアクセスを高速に行うことが可能に
なる。
テムは、請求項２，３のバッファ構成を請求項４に適用
して、ライトアクセス情報バッファとメモリデータ格納
バッファを複数のアクセス情報を格納できるようにし、
３番目以降のアクセスによる比較が完了しなくとも、次
の同じ命令ストリームによるライト要求を開始できるよ
うにしたものである。この機構により、共有メモリ装置
への連続するライトアクセスを高速に行うことが可能に
なる。
【００２８】また、この発明の請求項７に係るシステム
は、同一の命令ストリームを実行する少なくとも３個の
ＣＰＵと、これらＣＰＵによって共有される情報を格納
する共有メモリ装置と、前記少なくとも３個のＣＰＵか
らのメモリアクセス要求に対して多数決論理を実行する
多数決論理手段であって、先行する少なくとも２つのＣ
ＰＵからのメモリリード要求が一致した際、その一致し
たメモリリード要求に従って前記共有メモリ装置に対す
るリードアクセスを開始する多数決論理手段と、前記先
行する少なくとも２つのＣＰＵからのリードアクセス要
求に応じて前記共有メモリ装置からリードされたデータ
を、前記先行する少なくとも２つのＣＰＵにそれぞれ転
送する手段と、前記共有メモリ装置からリードされたデ
ータを格納するリードデータ格納バッファと、前記先行
する少なくとも２つのＣＰＵ以外の残りのＣＰＵからメ
モリリード要求が発行された時、前記リードデータ格納
バッファに格納されているデータを前記メモリリード要
求を発行したＣＰＵに転送するバッファリード手段とを
具備することを特徴とする。
は、同一の命令ストリームを実行する少なくとも３個の
ＣＰＵと、これらＣＰＵによって共有される情報を格納
する共有メモリ装置と、前記少なくとも３個のＣＰＵか
らのメモリアクセス要求に対して多数決論理を実行する
多数決論理手段であって、先行する少なくとも２つのＣ
ＰＵからのメモリリード要求が一致した際、その一致し
たメモリリード要求に従って前記共有メモリ装置に対す
るリードアクセスを開始する多数決論理手段と、前記先
行する少なくとも２つのＣＰＵからのリードアクセス要
求に応じて前記共有メモリ装置からリードされたデータ
を、前記先行する少なくとも２つのＣＰＵにそれぞれ転
送する手段と、前記共有メモリ装置からリードされたデ
ータを格納するリードデータ格納バッファと、前記先行
する少なくとも２つのＣＰＵ以外の残りのＣＰＵからメ
モリリード要求が発行された時、前記リードデータ格納
バッファに格納されているデータを前記メモリリード要
求を発行したＣＰＵに転送するバッファリード手段とを
具備することを特徴とする。
【００２９】このシステムにおいては、先行する２つの
ＣＰＵ装置からの同じの命令ストリームによるリード要
求で共有メモリ装置をリードした場合、そのリードした
データがリードデータ格納バッファに保持される。その
後、同じ命令ストリームによる３番目以降のリード要求
があった場合には、共有メモリ装置からリードを行なう
のではなく、リードデータバッファに格納されているデ
ータが読み出される。
ＣＰＵ装置からの同じの命令ストリームによるリード要
求で共有メモリ装置をリードした場合、そのリードした
データがリードデータ格納バッファに保持される。その
後、同じ命令ストリームによる３番目以降のリード要求
があった場合には、共有メモリ装置からリードを行なう
のではなく、リードデータバッファに格納されているデ
ータが読み出される。
【００３０】このように同じ命令ストリームによる３番
目以降の共有メモリ装置へのリード要求があった場合に
は、メモリ装置からリードを行なうのではなく、リード
データバッファに格納されている既にリードされたデー
タを読み出すことでリードを高速に行なうことができ
る。また、これにより正しいデータを、３番目以降にリ
ード要求を発行したＣＰＵに渡すことができる。
目以降の共有メモリ装置へのリード要求があった場合に
は、メモリ装置からリードを行なうのではなく、リード
データバッファに格納されている既にリードされたデー
タを読み出すことでリードを高速に行なうことができ
る。また、これにより正しいデータを、３番目以降にリ
ード要求を発行したＣＰＵに渡すことができる。
【００３１】また、この発明の請求項８，９に係るシス
テムは、請求項２，３のバッファ構成を請求項７のリー
ドデータ格納バッファに適用して、リードデータ格納バ
ッファに複数のリードデータを格納できるようにし、３
番目以降のアクセスによる比較が完了しなくとも、次の
同じ命令ストリームによるリード要求を開始できるよう
にしたものである。この機構により、共有メモリ装置へ
の連続するリードアクセスをより高速に行うことが可能
になる。
テムは、請求項２，３のバッファ構成を請求項７のリー
ドデータ格納バッファに適用して、リードデータ格納バ
ッファに複数のリードデータを格納できるようにし、３
番目以降のアクセスによる比較が完了しなくとも、次の
同じ命令ストリームによるリード要求を開始できるよう
にしたものである。この機構により、共有メモリ装置へ
の連続するリードアクセスをより高速に行うことが可能
になる。
【００３２】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１には、この発明のフォールトトレラント計
算機システムの基本構成の一例が示されている。ここで
は、多重プロセッサシステムの最小システムである３重
化プロセッサシステムを例にとって説明する。
明する。図１には、この発明のフォールトトレラント計
算機システムの基本構成の一例が示されている。ここで
は、多重プロセッサシステムの最小システムである３重
化プロセッサシステムを例にとって説明する。
【００３３】図１のシステムは、３つのＣＰＵ装置１０
と、２つの共有メモリ装置２０と、これら装置を１対１
に連続するバスから構成されている。このシステムは、
フォールトトレラントな機能を持たせるために、システ
ム内で１つの装置が故障した場合においても、その故障
をマスクすることによりシステムとして何ら故障の影響
がなく稼働できるようになっている。また、全てのＣＰ
Ｕ装置１０は、同じ命令ストリームによる実行をし、そ
れぞれ非同期であるような独立のクロックで動作する。
と、２つの共有メモリ装置２０と、これら装置を１対１
に連続するバスから構成されている。このシステムは、
フォールトトレラントな機能を持たせるために、システ
ム内で１つの装置が故障した場合においても、その故障
をマスクすることによりシステムとして何ら故障の影響
がなく稼働できるようになっている。また、全てのＣＰ
Ｕ装置１０は、同じ命令ストリームによる実行をし、そ
れぞれ非同期であるような独立のクロックで動作する。
【００３４】さらに、全ての共有メモリ装置２０は、Ｃ
ＰＵ装置１０から同じようにアクセスされることで、ど
の時刻においても互いに同じ状態を保持している。但
し、ＣＰＵ装置１０毎にクロックを持っているので通常
は完全に同期して動作は行なわれない。ＣＰＵ装置１０
間で同期を必要とする場合には、共有メモリ装置２０な
どの外部に対してアクセスを行なうことで行なわれる場
合がある。
ＰＵ装置１０から同じようにアクセスされることで、ど
の時刻においても互いに同じ状態を保持している。但
し、ＣＰＵ装置１０毎にクロックを持っているので通常
は完全に同期して動作は行なわれない。ＣＰＵ装置１０
間で同期を必要とする場合には、共有メモリ装置２０な
どの外部に対してアクセスを行なうことで行なわれる場
合がある。
【００３５】例えば、ＣＰＵ（＃１）が故障した場合に
は、ＣＰＵ＃２とＣＰＵ＃３とで２重化された状態で稼
働を続ける。速やかにＣＰＵ＃１を正常なものと交換す
ることで、正常系に復旧することができる。また、共有
メモリ装置＃１が故障した場合にも共有メモリ装置＃２
が同じ状態を保持しているので情報の欠落などを生じる
ことはない。
は、ＣＰＵ＃２とＣＰＵ＃３とで２重化された状態で稼
働を続ける。速やかにＣＰＵ＃１を正常なものと交換す
ることで、正常系に復旧することができる。また、共有
メモリ装置＃１が故障した場合にも共有メモリ装置＃２
が同じ状態を保持しているので情報の欠落などを生じる
ことはない。
【００３６】この発明は、このシステムにおける共有メ
モリ装置２０に構成に関するものである。図２には、本
発明におけるＣＰＵ装置１０の構成が示されている。
モリ装置２０に構成に関するものである。図２には、本
発明におけるＣＰＵ装置１０の構成が示されている。
【００３７】このＣＰＵ装置１０は、プロセッサ１１
と、ローカルＲＡＭ１２と、ローカルＲＯＭ１３と、こ
れらを接続する内部アドレス１４１と内部データバス１
５１と、他の装置との接続を行なうためのアドレスイン
タフェース１４と、データバスインタフェース１５とを
備えている。
と、ローカルＲＡＭ１２と、ローカルＲＯＭ１３と、こ
れらを接続する内部アドレス１４１と内部データバス１
５１と、他の装置との接続を行なうためのアドレスイン
タフェース１４と、データバスインタフェース１５とを
備えている。
【００３８】プロセッサ１１は、他のＣＰＵ装置１０と
の間で共有する情報がない場合には、その装置内のロー
カルＲＡＭ１２やローカルＲＯＭ１３をアクセスするこ
とで動作を行なう。アクセスは、内部アドレス１４１と
内部データバス１５１を経由して行なわれる。
の間で共有する情報がない場合には、その装置内のロー
カルＲＡＭ１２やローカルＲＯＭ１３をアクセスするこ
とで動作を行なう。アクセスは、内部アドレス１４１と
内部データバス１５１を経由して行なわれる。
【００３９】また、プロセッサ１１は、他のＣＰＵ装置
１０との間で共有する情報が必要な場合には、内部アド
レス１４１と内部データバス１５１を経由しアドレスイ
ンタフェース１４と、データバスインタフェース１５か
ら外部の共有メモリ２０をアクセスする。
１０との間で共有する情報が必要な場合には、内部アド
レス１４１と内部データバス１５１を経由しアドレスイ
ンタフェース１４と、データバスインタフェース１５か
ら外部の共有メモリ２０をアクセスする。
【００４０】次に、図３を参照して、共有メモリ装置２
０の構成を説明する。この共有メモリ装置２０は、大き
く別けて次の５つの部分から構成されている。 ・入出力部２１ ・アドレス部２２ ・データライト部２３ ・データリード部２５ ・メモリ２４ 入出力部２１は、共有メモリ装置２０に接続する３つの
ＣＰＵ装置からの入出力インタフェースであり、３つの
ＣＰＵ装置それぞれに独立して接続されている。この入
出力部２１は、３つのＣＰＵ装置からのアドレスがそれ
ぞれ格納されるアドレスバッファ２１ａ、２１ｂ、２１
ｃと、３つのＣＰＵ装置からのライトデータが格納され
るデータバッファ２１ｄ、２１ｅ、２１ｆから構成され
る。また、リードデータについては、それぞれ対応する
ＣＰＵ装置に対して転送される。
０の構成を説明する。この共有メモリ装置２０は、大き
く別けて次の５つの部分から構成されている。 ・入出力部２１ ・アドレス部２２ ・データライト部２３ ・データリード部２５ ・メモリ２４ 入出力部２１は、共有メモリ装置２０に接続する３つの
ＣＰＵ装置からの入出力インタフェースであり、３つの
ＣＰＵ装置それぞれに独立して接続されている。この入
出力部２１は、３つのＣＰＵ装置からのアドレスがそれ
ぞれ格納されるアドレスバッファ２１ａ、２１ｂ、２１
ｃと、３つのＣＰＵ装置からのライトデータが格納され
るデータバッファ２１ｄ、２１ｅ、２１ｆから構成され
る。また、リードデータについては、それぞれ対応する
ＣＰＵ装置に対して転送される。
【００４１】アドレス部２２は、３つのＣＰＵ装置から
のアドレスからメモリ２４へのアドレスを生成する。こ
のアドレス部２２は、３つのＣＰＵ装置からのアクセス
要求アドレスを多数決して少なくとも２つのアドレスが
同じであればアドレスとしてメモリ２４に結果として出
力する多数決回路２２１と、多数決した結果を格納する
アクセス情報バッファ２２と、３番目のアドレス要求の
アドレスについて選択するアドレス選択セレクタ２２３
と、選択したアドレスを格納する遅れ要求格納レジスタ
２２４と、多数決して得られたアドレスと遅れた要求に
ついてのアドレスを比較するアドレス比較回路２２５か
ら構成される。
のアドレスからメモリ２４へのアドレスを生成する。こ
のアドレス部２２は、３つのＣＰＵ装置からのアクセス
要求アドレスを多数決して少なくとも２つのアドレスが
同じであればアドレスとしてメモリ２４に結果として出
力する多数決回路２２１と、多数決した結果を格納する
アクセス情報バッファ２２と、３番目のアドレス要求の
アドレスについて選択するアドレス選択セレクタ２２３
と、選択したアドレスを格納する遅れ要求格納レジスタ
２２４と、多数決して得られたアドレスと遅れた要求に
ついてのアドレスを比較するアドレス比較回路２２５か
ら構成される。
【００４２】アクセス情報バッファ２２２については内
部がＦＩＦＯの様になっており、複数の多数決した結果
を格納することができる。これにより、先行する２つの
ＣＰＵ装置からのアクセス要求による多数決の結果を蓄
えることができ、３番目のアクセス要求を待たずに次の
処理をめることができる。
部がＦＩＦＯの様になっており、複数の多数決した結果
を格納することができる。これにより、先行する２つの
ＣＰＵ装置からのアクセス要求による多数決の結果を蓄
えることができ、３番目のアクセス要求を待たずに次の
処理をめることができる。
【００４３】また、高速化のために、多数決回路２２１
は、同一の２つのアクセス要求（アドレス）を受け取っ
た時点でそれを正当なアドレスとして出力するように構
成することができる。この場合、アクセス情報バッファ
２２２は、多重化されたＣＰＵ数から２を引いた数、つ
まり少なくとも３番目以降のアクセス要求に対応した数
だけ用意することが好ましい。
は、同一の２つのアクセス要求（アドレス）を受け取っ
た時点でそれを正当なアドレスとして出力するように構
成することができる。この場合、アクセス情報バッファ
２２２は、多重化されたＣＰＵ数から２を引いた数、つ
まり少なくとも３番目以降のアクセス要求に対応した数
だけ用意することが好ましい。
【００４４】例えば、５重化システムの場合には、少な
くとも３つのアクセス情報バッファ２２２が用意され
る。そして、これら３つのアクセス情報バッファには、
先行する２つのＣＰＵ装置によるアクセス情報が同じよ
うに格納される。この３つのアクセス情報バッファ２２
２は、３番目以降のアクセス要求順により対応する。
くとも３つのアクセス情報バッファ２２２が用意され
る。そして、これら３つのアクセス情報バッファには、
先行する２つのＣＰＵ装置によるアクセス情報が同じよ
うに格納される。この３つのアクセス情報バッファ２２
２は、３番目以降のアクセス要求順により対応する。
【００４５】その後、同じ命令ストリームによる３番目
以降のアクセス要求があった場合には、先行するＣＰＵ
装置との比較でなく、対応するアクセス情報バッファ２
２２に既に格納されている同じ命令ストリームによるア
クセス情報と比較される。この場合、３番目のアクセス
要求については１番目のアクセス情報バッファ２２２の
情報が参照され、４番目のアクセス要求については２番
目のアクセス情報バッファ２２２、５番目のアクセス要
求については３番目のアクセス情報バッファ２２２の情
報が参照される。
以降のアクセス要求があった場合には、先行するＣＰＵ
装置との比較でなく、対応するアクセス情報バッファ２
２２に既に格納されている同じ命令ストリームによるア
クセス情報と比較される。この場合、３番目のアクセス
要求については１番目のアクセス情報バッファ２２２の
情報が参照され、４番目のアクセス要求については２番
目のアクセス情報バッファ２２２、５番目のアクセス要
求については３番目のアクセス情報バッファ２２２の情
報が参照される。
【００４６】データライト部２３は、３つのＣＰＵ装置
１０からのメモリ２４へのライトデータを生成する。内
部の構成は、３つのＣＰＵ装置１０からのライトデータ
を多数決して少なくとも２つのライトデータが同じであ
れば結果として出力する多数決回路２３１と、多数決し
た結果を格納するアクセス情報バッファ２３２と、３番
目のアドレス要求のライトデータについて選択するデー
タ選択セレクタ２３４と、選択したライトデータを格納
する遅れ要求格納レジスタ２３５と、先行している２つ
のＣＰＵ装置がメモリ２４に対してライトを行なった後
にメモリ２４から読み出されたライトデータを格納する
メモリデータバッファ２３３と、多数決して得られたラ
イトデータを格納したアクセス情報バッファ２３２と遅
れた要求についてのライトデータを保持する遅れ要求格
納レジスタ２３４とメモリデータバッファ２３３を比較
するライトデータ比較回路２３６と、から構成される。
１０からのメモリ２４へのライトデータを生成する。内
部の構成は、３つのＣＰＵ装置１０からのライトデータ
を多数決して少なくとも２つのライトデータが同じであ
れば結果として出力する多数決回路２３１と、多数決し
た結果を格納するアクセス情報バッファ２３２と、３番
目のアドレス要求のライトデータについて選択するデー
タ選択セレクタ２３４と、選択したライトデータを格納
する遅れ要求格納レジスタ２３５と、先行している２つ
のＣＰＵ装置がメモリ２４に対してライトを行なった後
にメモリ２４から読み出されたライトデータを格納する
メモリデータバッファ２３３と、多数決して得られたラ
イトデータを格納したアクセス情報バッファ２３２と遅
れた要求についてのライトデータを保持する遅れ要求格
納レジスタ２３４とメモリデータバッファ２３３を比較
するライトデータ比較回路２３６と、から構成される。
【００４７】アクセス情報バッファ２３２とメモリデー
タバッファ２３３については、内部がＦＩＦＯの様にな
っており、複数の多数決した結果、並びに、読み出した
データを格納することができる。これにより、先行する
２つのＣＰＵ装置からのライト要求による多数決の結果
を蓄えることができ、３番目のライト要求を待たずに次
の処理を進めることができる。
タバッファ２３３については、内部がＦＩＦＯの様にな
っており、複数の多数決した結果、並びに、読み出した
データを格納することができる。これにより、先行する
２つのＣＰＵ装置からのライト要求による多数決の結果
を蓄えることができ、３番目のライト要求を待たずに次
の処理を進めることができる。
【００４８】また、高速化のために、多数決回路２３１
は、同一の２つのアクセス要求（ライトデータ）を受け
取った時点でそれを正当なデータとして出力するように
構成することができる。この場合、アクセス情報バッフ
ァ２３２およびメモリデータバッファ２３３は、それぞ
れ多重化されたＣＰＵ数から２を引いた数、つまり少な
くとも３番目以降のアクセス要求に対応した数だけ用意
することが好ましい。
は、同一の２つのアクセス要求（ライトデータ）を受け
取った時点でそれを正当なデータとして出力するように
構成することができる。この場合、アクセス情報バッフ
ァ２３２およびメモリデータバッファ２３３は、それぞ
れ多重化されたＣＰＵ数から２を引いた数、つまり少な
くとも３番目以降のアクセス要求に対応した数だけ用意
することが好ましい。
【００４９】例えば、５重化システムの場合には、少な
くとも３つのアクセス情報バッファ２３２およびメモリ
データバッファ２３３がそれぞれ用意される。そして、
これら３つのアクセス情報バッファ２３２には、先行す
る２つのＣＰＵ装置によるアクセス情報が同じように格
納される。この３つのアクセス情報バッファ２３２は、
３番目以降のアクセス要求順により対応する。同様に、
３つのメモリデータバッファ２３３には、先行する２つ
のＣＰＵ装置によってライトされたライトデータがメモ
リ２４から読み出されて同じように格納される。この３
つのメモリデータバッファ２３３は、３番目以降のアク
セス要求順により対応する。
くとも３つのアクセス情報バッファ２３２およびメモリ
データバッファ２３３がそれぞれ用意される。そして、
これら３つのアクセス情報バッファ２３２には、先行す
る２つのＣＰＵ装置によるアクセス情報が同じように格
納される。この３つのアクセス情報バッファ２３２は、
３番目以降のアクセス要求順により対応する。同様に、
３つのメモリデータバッファ２３３には、先行する２つ
のＣＰＵ装置によってライトされたライトデータがメモ
リ２４から読み出されて同じように格納される。この３
つのメモリデータバッファ２３３は、３番目以降のアク
セス要求順により対応する。
【００５０】その後、同じ命令ストリームによる３番目
以降のアクセス要求があった場合には、先行するＣＰＵ
装置との比較でなく、対応するアクセス情報バッファ２
３２に既に格納されている同じ命令ストリームによるラ
イトデータ、および対応するメモリデータバッファ２３
３に既に格納されている同じ命令ストリームによるライ
トデータとそれぞれ比較される。この場合、３番目のア
クセス要求については１番目のアクセス情報バッファ２
２２およびメモリデータバッファ２３３の情報が参照さ
れ、４番目のアクセス要求については２番目のアクセス
情報バッファ２２２およびメモリデータバッファ２３
３、５番目のアクセス要求については３番目のアクセス
情報バッファ２２２およびメモリデータバッファ２３３
の情報が参照される。
以降のアクセス要求があった場合には、先行するＣＰＵ
装置との比較でなく、対応するアクセス情報バッファ２
３２に既に格納されている同じ命令ストリームによるラ
イトデータ、および対応するメモリデータバッファ２３
３に既に格納されている同じ命令ストリームによるライ
トデータとそれぞれ比較される。この場合、３番目のア
クセス要求については１番目のアクセス情報バッファ２
２２およびメモリデータバッファ２３３の情報が参照さ
れ、４番目のアクセス要求については２番目のアクセス
情報バッファ２２２およびメモリデータバッファ２３
３、５番目のアクセス要求については３番目のアクセス
情報バッファ２２２およびメモリデータバッファ２３３
の情報が参照される。
【００５１】データリード部２５は、３つのＣＰＵ装置
１０からのメモリ２４へのリード要求によるリードデー
タを供給する。内部は、リードデータ選択セレクタ２５
１と、リードバッファ２５２から構成される。リードデ
ータ選択セレクタ２５１は、少なくとも２つのリード要
求が同じであったＣＰＵ装置らに対してメモリ２４から
読み出されたリードデータを供給したり、３番目に到着
したリード要求に対してリードバッファ２５２からリー
ドデータを供給する。
１０からのメモリ２４へのリード要求によるリードデー
タを供給する。内部は、リードデータ選択セレクタ２５
１と、リードバッファ２５２から構成される。リードデ
ータ選択セレクタ２５１は、少なくとも２つのリード要
求が同じであったＣＰＵ装置らに対してメモリ２４から
読み出されたリードデータを供給したり、３番目に到着
したリード要求に対してリードバッファ２５２からリー
ドデータを供給する。
【００５２】すなわち、先行する２つのＣＰＵからのリ
ードアクセス要求に応じてメモリ２４からリードされた
データについては、それら先行する２つのＣＰＵにそれ
ぞれ転送され、また３番目にリード要求を発行したＣＰ
Ｕに対しては、リードバッファ２５２に格納されている
データがそのＣＰＵに転送される。
ードアクセス要求に応じてメモリ２４からリードされた
データについては、それら先行する２つのＣＰＵにそれ
ぞれ転送され、また３番目にリード要求を発行したＣＰ
Ｕに対しては、リードバッファ２５２に格納されている
データがそのＣＰＵに転送される。
【００５３】リードバッファ２５２には、先行する２つ
のリード要求によりメモリ２４をリードしたデータが格
納される。リードバッファ２５２については内部がＦＩ
ＦＯの様になっており、複数のリードしたデータを格納
することができる。これにより、先行する２つのＣＰＵ
装置からのリード要求によるメモリ２４をリードしたと
きのデータを蓄えることができ、３番目のリード要求を
待たずに次の処理を進めることができる。
のリード要求によりメモリ２４をリードしたデータが格
納される。リードバッファ２５２については内部がＦＩ
ＦＯの様になっており、複数のリードしたデータを格納
することができる。これにより、先行する２つのＣＰＵ
装置からのリード要求によるメモリ２４をリードしたと
きのデータを蓄えることができ、３番目のリード要求を
待たずに次の処理を進めることができる。
【００５４】また、前述したように、多数決回路２２１
を同一の２つのアクセス要求（アドレス）を受け取った
時点でそれを正当なアドレスとして出力するように構成
した場合には、リードバッファ２５２は、多重化された
ＣＰＵ数から２を引いた数、つまり少なくとも３番目以
降のリードアクセス要求に対応した数だけ用意すること
が好ましい。
を同一の２つのアクセス要求（アドレス）を受け取った
時点でそれを正当なアドレスとして出力するように構成
した場合には、リードバッファ２５２は、多重化された
ＣＰＵ数から２を引いた数、つまり少なくとも３番目以
降のリードアクセス要求に対応した数だけ用意すること
が好ましい。
【００５５】例えば、５重化システムの場合には、少な
くとも３つのリードバッファ２５２が用意される。そし
て、これら３つのリードバッア２５２には、先行する２
つのＣＰＵ装置によるリード要求によってメモリ２４か
ら読み出されたデータが同じように格納される。この３
つのアクセス情報バッファ２２２は、３番目以降のアク
セス要求順により対応する。
くとも３つのリードバッファ２５２が用意される。そし
て、これら３つのリードバッア２５２には、先行する２
つのＣＰＵ装置によるリード要求によってメモリ２４か
ら読み出されたデータが同じように格納される。この３
つのアクセス情報バッファ２２２は、３番目以降のアク
セス要求順により対応する。
【００５６】その後、同じ命令ストリームによる３番目
以降のリードアクセス要求があった場合には、メモリ２
４からではなく、リードバッファ２５２に既に格納され
ている同じ命令ストリームによるリードデータがそのＣ
ＰＵに転送される。この場合、３番目のリードアクセス
要求については１番目のリードバッファ２５２のデータ
が使用され、４番目のリードアクセス要求については２
番目のリードバッファ２５２、５番目のアクセス要求に
ついては３番目のリードバッファ２５２のデータが使用
される。
以降のリードアクセス要求があった場合には、メモリ２
４からではなく、リードバッファ２５２に既に格納され
ている同じ命令ストリームによるリードデータがそのＣ
ＰＵに転送される。この場合、３番目のリードアクセス
要求については１番目のリードバッファ２５２のデータ
が使用され、４番目のリードアクセス要求については２
番目のリードバッファ２５２、５番目のアクセス要求に
ついては３番目のリードバッファ２５２のデータが使用
される。
【００５７】メモリ２４は、３つのＣＰＵ装置１０によ
って共有される情報を格納するものであり、このメモリ
２４は、３つのＣＰＵ装置１０からのアクセス要求アド
レスを多数決して少なくとも２つのアドレスが同じであ
るものをアドレスとして入力し、ライト要求の場合には
ＣＰＵ装置１０からのデータを多数決して少なくとも同
じ２つのデータをライトデータとし、リード要求の場合
にはメモリ２４から読み出されたデータをリードデータ
とする。
って共有される情報を格納するものであり、このメモリ
２４は、３つのＣＰＵ装置１０からのアクセス要求アド
レスを多数決して少なくとも２つのアドレスが同じであ
るものをアドレスとして入力し、ライト要求の場合には
ＣＰＵ装置１０からのデータを多数決して少なくとも同
じ２つのデータをライトデータとし、リード要求の場合
にはメモリ２４から読み出されたデータをリードデータ
とする。
【００５８】次に、共有メモリ装置２０の内部動作につ
いて説明する。ここでは、ＣＰＵ装置１０からのアクセ
ス要求がＣＰＵ＃１とＣＰＵ＃２が先行しておりＣＰＵ
＃３の要求が遅れていると言う前提で説明する。
いて説明する。ここでは、ＣＰＵ装置１０からのアクセ
ス要求がＣＰＵ＃１とＣＰＵ＃２が先行しておりＣＰＵ
＃３の要求が遅れていると言う前提で説明する。
【００５９】まず、共有メモリ装置２０へのＣＰＵ装置
１０からのライトは、次のように行なわれる。先行する
２つのＣＰＵ装置１０からの要求が、アドレスについて
はアドレスバッファ２１ａ、２１ｂに、ライトデータに
ついてはデータバッファ２１ｄ、２１ｅに到着する（ス
テップ１）。
１０からのライトは、次のように行なわれる。先行する
２つのＣＰＵ装置１０からの要求が、アドレスについて
はアドレスバッファ２１ａ、２１ｂに、ライトデータに
ついてはデータバッファ２１ｄ、２１ｅに到着する（ス
テップ１）。
【００６０】多数決回路２２１、並びに、多数決回路２
３１にて、アクセス情報が少なくとも２つのＣＰＵ装置
１０から到着しているか否かが調べられる（ステップ
２）。それら２つのアクセス情報が一致しており、正し
いアクセスであると判断できたら、多数決回路２２１か
らのアドレス出力結果により、メモリ２４がアドレッシ
ングされる（ステップ３）。
３１にて、アクセス情報が少なくとも２つのＣＰＵ装置
１０から到着しているか否かが調べられる（ステップ
２）。それら２つのアクセス情報が一致しており、正し
いアクセスであると判断できたら、多数決回路２２１か
らのアドレス出力結果により、メモリ２４がアドレッシ
ングされる（ステップ３）。
【００６１】また、多数決回路２３１からのデータ出力
結果により、メモリ２４にライトデータが転送される
（ステップ４）。さらに、多数決回路２２１のアドレス
出力結果がアクセス情報バッファ２２２に、多数決回路
２３１のデータ出力結果がアクセス情報バッファ２３２
に格納される（ステップ５）。
結果により、メモリ２４にライトデータが転送される
（ステップ４）。さらに、多数決回路２２１のアドレス
出力結果がアクセス情報バッファ２２２に、多数決回路
２３１のデータ出力結果がアクセス情報バッファ２３２
に格納される（ステップ５）。
【００６２】共有メモリ装置２０は、遅れているＣＰＵ
＃３からのライト要求か、ＣＰＵ＃１または＃２による
次のアクセス要求を待つ。この間、多数決回路２２１の
アドレス出力結果によりメモリ２４がリードされ、その
データがメモリデータバッファ２３３に格納される（ス
テップ６）。
＃３からのライト要求か、ＣＰＵ＃１または＃２による
次のアクセス要求を待つ。この間、多数決回路２２１の
アドレス出力結果によりメモリ２４がリードされ、その
データがメモリデータバッファ２３３に格納される（ス
テップ６）。
【００６３】ＣＰＵ＃１または＃２による次のアクセス
要求であれば、各アクセス情報バッファ２２２、２３
２、並びに、メモリデータバッファ２３３にＦＩＦＯ的
にデータを格納する（ステップ７）。
要求であれば、各アクセス情報バッファ２２２、２３
２、並びに、メモリデータバッファ２３３にＦＩＦＯ的
にデータを格納する（ステップ７）。
【００６４】遅れているＣＰＵ＃３からのライト要求が
到着した場合には、アドレスをアドレス選択セレクタ２
２３によって遅れ要求格納レジスタ２２４、並びに、デ
ータをデータ選択セレクタ２３４によって遅れ要求格納
レジスタ２３５に格納する（ステップ８）。
到着した場合には、アドレスをアドレス選択セレクタ２
２３によって遅れ要求格納レジスタ２２４、並びに、デ
ータをデータ選択セレクタ２３４によって遅れ要求格納
レジスタ２３５に格納する（ステップ８）。
【００６５】遅れ要求格納レジスタ２２４に格納された
アドレスは、アドレス比較回路２２５によってアクセス
情報バッファ２２２から読み出されたアドレスと比較さ
れる。この比較結果は、遅れているＣＰＵの動作を確認
するための履歴情報として累積され、故障要素特定のた
めなどに利用される（ステップ９）。
アドレスは、アドレス比較回路２２５によってアクセス
情報バッファ２２２から読み出されたアドレスと比較さ
れる。この比較結果は、遅れているＣＰＵの動作を確認
するための履歴情報として累積され、故障要素特定のた
めなどに利用される（ステップ９）。
【００６６】さらに、遅れ要求格納レジスタ２３５に格
納されたデータは、ライトデータ比較回路２３６によっ
て、アクセス情報バッファ２３２とメモリデータバッフ
ァ２３３からそれぞれ読み出されるデータとそれぞれ比
較される。この比較結果は、アドレス比較結果と同様
に、遅れているＣＰＵの動作を確認するための履歴情報
として累積され、故障要素特定のためなどに利用される
（ステップ１０）。
納されたデータは、ライトデータ比較回路２３６によっ
て、アクセス情報バッファ２３２とメモリデータバッフ
ァ２３３からそれぞれ読み出されるデータとそれぞれ比
較される。この比較結果は、アドレス比較結果と同様
に、遅れているＣＰＵの動作を確認するための履歴情報
として累積され、故障要素特定のためなどに利用される
（ステップ１０）。
【００６７】次に、共有メモリ装置２０からのデータを
リードする場合の動作について説明する。先行する２つ
のＣＰＵ＃１，＃２からのリードアドレスがアドレスバ
ッファ２１ａ、２１ｂに到着する（ステップ１）。
リードする場合の動作について説明する。先行する２つ
のＣＰＵ＃１，＃２からのリードアドレスがアドレスバ
ッファ２１ａ、２１ｂに到着する（ステップ１）。
【００６８】多数決回路２２１にて、アクセス情報が少
なくとも２つのＣＰＵ装置１０から到着しているか否か
が調べられる（ステップ２）。それら２つのアクセス情
報（リードアドレス）が一致しており、正しいアクセス
であると判断できたら、多数決回路２２１からのアドレ
ス出力結果によりメモリ２４がアドレッシングされて、
リードデータ選択セレクタ２５１を経由して２つのＣＰ
Ｕ＃１，＃２に直接データが転送される（ステップ
３）。
なくとも２つのＣＰＵ装置１０から到着しているか否か
が調べられる（ステップ２）。それら２つのアクセス情
報（リードアドレス）が一致しており、正しいアクセス
であると判断できたら、多数決回路２２１からのアドレ
ス出力結果によりメモリ２４がアドレッシングされて、
リードデータ選択セレクタ２５１を経由して２つのＣＰ
Ｕ＃１，＃２に直接データが転送される（ステップ
３）。
【００６９】さらに、多数決回路２２１のアドレス出力
結果はアクセス情報バッファ２２２に、メモリ２４から
のリードデータはリードバッファ２５２に格納される
（ステップ４）。
結果はアクセス情報バッファ２２２に、メモリ２４から
のリードデータはリードバッファ２５２に格納される
（ステップ４）。
【００７０】共有メモリ装置２０は、遅れているＣＰＵ
＃３からのリード要求か、ＣＰＵ＃１または＃２による
次のリード要求を待つ（ステップ５）。ＣＰＵ＃１，＃
２による次のアクセス要求であれば、アクセス情報バッ
ファ２２２、リードバッファ２５２にＦＩＦＯ的に情報
が格納される（ステップ６）。
＃３からのリード要求か、ＣＰＵ＃１または＃２による
次のリード要求を待つ（ステップ５）。ＣＰＵ＃１，＃
２による次のアクセス要求であれば、アクセス情報バッ
ファ２２２、リードバッファ２５２にＦＩＦＯ的に情報
が格納される（ステップ６）。
【００７１】遅れているＣＰＵ＃３からリード要求が到
着した場合には、アドレスがアドレス選択セレクタ２２
３によって遅れ要求格納レジスタ２２４に格納される
（ステップ７）。
着した場合には、アドレスがアドレス選択セレクタ２２
３によって遅れ要求格納レジスタ２２４に格納される
（ステップ７）。
【００７２】遅れ要求格納レジスタ２２４に格納された
アドレスは、アドレス比較回路２２５によってアクセス
情報バッファ２２２と比較される。この比較結果は、遅
れているＣＰＵの動作を確認するための履歴情報として
累積され、故障要素特定のためなどに利用される（ステ
ップ８）。
アドレスは、アドレス比較回路２２５によってアクセス
情報バッファ２２２と比較される。この比較結果は、遅
れているＣＰＵの動作を確認するための履歴情報として
累積され、故障要素特定のためなどに利用される（ステ
ップ８）。
【００７３】さらに、リードバッファ２５２に格納され
ているリードデータがリードデータ選択セレクタ２５１
を経由してＣＰＵ＃３に転送される。これにより、メモ
リ２４からリードを行なうよりも高速にリードできる
（ステップ９）。
ているリードデータがリードデータ選択セレクタ２５１
を経由してＣＰＵ＃３に転送される。これにより、メモ
リ２４からリードを行なうよりも高速にリードできる
（ステップ９）。
【００７４】図４には、この発明のリードバッファの効
果を示すシーケンスが示されている。“Ｍｏｄｅｌ１”
は従来例のシーケンスであり、共有メモリ装置２０にお
いて、データリード部にリードデータ選択セレクタ２５
１、並びにリードバッファ２５２が存在しない場合を想
定している。
果を示すシーケンスが示されている。“Ｍｏｄｅｌ１”
は従来例のシーケンスであり、共有メモリ装置２０にお
いて、データリード部にリードデータ選択セレクタ２５
１、並びにリードバッファ２５２が存在しない場合を想
定している。
【００７５】したがって、共有メモリ装置２０に対する
３つのＣＰＵ装置＃１〜＃３からのリード要求が揃って
リードが完了するまで、次のリード要求に対する処理を
行なうことができない。
３つのＣＰＵ装置＃１〜＃３からのリード要求が揃って
リードが完了するまで、次のリード要求に対する処理を
行なうことができない。
【００７６】次に、図中の、時刻における状態について
説明する。図に示した各Ｊｏｂ（Ｊ７〜Ｊ１１）に必要
とする時間は、全てのＣＰＵ装置で同じである。但し、
３つ目のリード要求が、先行してリードされたデータを
読み出すのに必要とする時間は短縮されている。
説明する。図に示した各Ｊｏｂ（Ｊ７〜Ｊ１１）に必要
とする時間は、全てのＣＰＵ装置で同じである。但し、
３つ目のリード要求が、先行してリードされたデータを
読み出すのに必要とする時間は短縮されている。
【００７７】Ｍｏｄｅｌ１におけるリードシーケンス
は、次の通りである。 ［時刻Ａ］ ＣＰＵ＃１でＪ１０の処理が開始され、Ｃ
ＰＵ＃２２でＪ８の処理が開始される。 ［時刻Ｂ］ ＣＰＵ＃１から共有メモリ２０に対するリ
ード要求（Ｒ１）が発行される。ＣＰＵ＃３によりＪ７
の処理が開始される。 ［時刻Ｃ］ ＣＰＵ＃２から共有メモリ２０に対してリ
ード要求（Ｒ１）が発行される、これにより２つの要求
が合致する。 ［時刻Ｄ］ メモリリードが完了する。次の要求も共有
メモリ２０に対するリードであるので、ＣＰＵ＃３のリ
ード要求（Ｒ１）が来るまでＣＰＵ＃１，＃２はＷａｉ
ｔする。ＣＰＵ＃３でＪ９の処理が開始される。 ［時刻Ｅ］ ＣＰＵ＃３のリード要求（Ｒ１）が来るま
で、ＣＰＵ＃１，＃２はＷａｉｔする。ＣＰＵ＃３でＪ
１０の処理を行なっている。 ［時刻Ｆ］ ＣＰＵ＃３からリード要求（Ｒ１）が来
る。 ［時刻Ｇ］ リード要求（Ｒ１）が実行され完了する。
次のリード要求（Ｒ２）が共有メモリ２０に対して行な
われ、メモリへのリードが開始される。 ［時刻Ｈ］ メモリをリードアクセスしている。 ［時刻Ｉ］ メモリのアクセスが完了する。次のＪ１１
の処理が開始される。
は、次の通りである。 ［時刻Ａ］ ＣＰＵ＃１でＪ１０の処理が開始され、Ｃ
ＰＵ＃２２でＪ８の処理が開始される。 ［時刻Ｂ］ ＣＰＵ＃１から共有メモリ２０に対するリ
ード要求（Ｒ１）が発行される。ＣＰＵ＃３によりＪ７
の処理が開始される。 ［時刻Ｃ］ ＣＰＵ＃２から共有メモリ２０に対してリ
ード要求（Ｒ１）が発行される、これにより２つの要求
が合致する。 ［時刻Ｄ］ メモリリードが完了する。次の要求も共有
メモリ２０に対するリードであるので、ＣＰＵ＃３のリ
ード要求（Ｒ１）が来るまでＣＰＵ＃１，＃２はＷａｉ
ｔする。ＣＰＵ＃３でＪ９の処理が開始される。 ［時刻Ｅ］ ＣＰＵ＃３のリード要求（Ｒ１）が来るま
で、ＣＰＵ＃１，＃２はＷａｉｔする。ＣＰＵ＃３でＪ
１０の処理を行なっている。 ［時刻Ｆ］ ＣＰＵ＃３からリード要求（Ｒ１）が来
る。 ［時刻Ｇ］ リード要求（Ｒ１）が実行され完了する。
次のリード要求（Ｒ２）が共有メモリ２０に対して行な
われ、メモリへのリードが開始される。 ［時刻Ｈ］ メモリをリードアクセスしている。 ［時刻Ｉ］ メモリのアクセスが完了する。次のＪ１１
の処理が開始される。
【００７８】次に、“Ｍｏｄｅｌ ２”（本発明）のシ
ーケンスについて説明する。 ［時刻Ａ］ ＣＰＵ＃１でＪ１０の処理が開始され、Ｃ
ＰＵ＃２でＪ８の処理が開始される。 ［時刻Ｂ］ ＣＰＵ＃１から共有メモリ２０に対してリ
ード要求（Ｒ１）が発行され、ＣＰＵ＃３でＪ７の処理
が開始される。 ［時刻Ｃ］ ＣＰＵ＃２から共有メモリ２０に対してリ
ード要求（Ｒ１）が発行され、２つの要求が合致する。 ［時刻Ｄ］ メモリへのリードが完了する。ＣＰＵ＃３
で必要とされるリードデータはリードバッファ２５２に
格納される。次のリード要求（Ｒ２）が共有メモリ２０
に対して行なわれる。メモリリードが開始される。ＣＰ
Ｕ＃３でＪ９の処理が開始される。 ［時刻Ｅ］ メモリリードが完了する。ＣＰＵ＃１と＃
２は、次のＪ１１の処理を開始する。ＣＰＵ＃３ではＪ
１０の処理を行なっている。 ［時刻Ｆ］ ＣＰＵ＃３のリード要求（Ｒ１）が来る。
リードバッファ２５２からデータが読み出される。 ［時刻Ｇ］ リード要求（Ｒ１）が完了する。ＣＰＵ＃
３の次のリード要求（Ｒ２）に対して、リードバッファ
２５２からデータが読み出される。 ［時刻Ｈ］ ＣＰＵ＃３は、次のＪ１１の処理を開始す
る。
ーケンスについて説明する。 ［時刻Ａ］ ＣＰＵ＃１でＪ１０の処理が開始され、Ｃ
ＰＵ＃２でＪ８の処理が開始される。 ［時刻Ｂ］ ＣＰＵ＃１から共有メモリ２０に対してリ
ード要求（Ｒ１）が発行され、ＣＰＵ＃３でＪ７の処理
が開始される。 ［時刻Ｃ］ ＣＰＵ＃２から共有メモリ２０に対してリ
ード要求（Ｒ１）が発行され、２つの要求が合致する。 ［時刻Ｄ］ メモリへのリードが完了する。ＣＰＵ＃３
で必要とされるリードデータはリードバッファ２５２に
格納される。次のリード要求（Ｒ２）が共有メモリ２０
に対して行なわれる。メモリリードが開始される。ＣＰ
Ｕ＃３でＪ９の処理が開始される。 ［時刻Ｅ］ メモリリードが完了する。ＣＰＵ＃１と＃
２は、次のＪ１１の処理を開始する。ＣＰＵ＃３ではＪ
１０の処理を行なっている。 ［時刻Ｆ］ ＣＰＵ＃３のリード要求（Ｒ１）が来る。
リードバッファ２５２からデータが読み出される。 ［時刻Ｇ］ リード要求（Ｒ１）が完了する。ＣＰＵ＃
３の次のリード要求（Ｒ２）に対して、リードバッファ
２５２からデータが読み出される。 ［時刻Ｈ］ ＣＰＵ＃３は、次のＪ１１の処理を開始す
る。
【００７９】以上のようにこのシーケンスによると、リ
ードバッファを備えていると、連続した共有メモリ２０
のリードが生じた場合でもアクセスがストールすること
がない。また、３番目のＣＰＵからのリードについて
は、リードバッファから読み出すことができるので、メ
モリからデータを読み出すのに必要な時間よりも高速に
リードを完了できる。
ードバッファを備えていると、連続した共有メモリ２０
のリードが生じた場合でもアクセスがストールすること
がない。また、３番目のＣＰＵからのリードについて
は、リードバッファから読み出すことができるので、メ
モリからデータを読み出すのに必要な時間よりも高速に
リードを完了できる。
【００８０】
【発明の効果】以上説明したように、この発明によれ
ば、３番目以降のＣＰＵからのアクセス要求が到着した
場合においても、その要求における動作についての認識
を行なうことができ、信頼性を向上させることができ
る。
ば、３番目以降のＣＰＵからのアクセス要求が到着した
場合においても、その要求における動作についての認識
を行なうことができ、信頼性を向上させることができ
る。
【００８１】また、先行している２つのＣＰＵについ
て、残るＣＰＵからのアクセス要求が到着するまで次の
アクセス要求が待たされるということがなくなる。これ
は、共有メモリ装置に対するアクセスが連続する場合に
も、遅れて到着する要求は先行するＣＰＵに対して影響
しないためである。陽に全ＣＰＵの同期を取る場合を除
いて先行する２つのみがフォールトトレラント性を保証
するために同期される。遅れてきた要求については、先
行する要求がアクセスして結果を用いることでメモリへ
のアクセスを行なうより高速に動作するので、システム
としての速度の向上が見込まれる。従って、高速動作可
能で、且つ多重化システムの信頼性を十分に維持するこ
とができるフォールトトレラント計算機システムを実現
できる。
て、残るＣＰＵからのアクセス要求が到着するまで次の
アクセス要求が待たされるということがなくなる。これ
は、共有メモリ装置に対するアクセスが連続する場合に
も、遅れて到着する要求は先行するＣＰＵに対して影響
しないためである。陽に全ＣＰＵの同期を取る場合を除
いて先行する２つのみがフォールトトレラント性を保証
するために同期される。遅れてきた要求については、先
行する要求がアクセスして結果を用いることでメモリへ
のアクセスを行なうより高速に動作するので、システム
としての速度の向上が見込まれる。従って、高速動作可
能で、且つ多重化システムの信頼性を十分に維持するこ
とができるフォールトトレラント計算機システムを実現
できる。
【図１】この発明の一実施例に係るフォールトトレラン
ト計算機システム全体の基本構成を示すブロック図。
ト計算機システム全体の基本構成を示すブロック図。
【図２】同実施例のフォールトトレラント計算機システ
ムにおいて多重化されている各ＣＰＵの構成を示すブロ
ック図。
ムにおいて多重化されている各ＣＰＵの構成を示すブロ
ック図。
【図３】同実施例のフォールトトレラント計算機システ
ムに設けられた共有メモリ装置の具体的な構成を示すブ
ロック図。
ムに設けられた共有メモリ装置の具体的な構成を示すブ
ロック図。
【図４】同実施例のフォールトトレラント計算機システ
ムのデータリード動作を説明するための図。
ムのデータリード動作を説明するための図。
【図５】従来の共有メモリ装置の構成を示すブロック
図。
図。
１０…ＣＰＵ装置、１１…プロセッサ、１２…ローカル
ＲＡＭ、１３…ローカルＲＯＭ、１４…アドレスインタ
フェース、１４１…内部アドレス、１５…データバスイ
ンタフェース、１５１…内部データバス、２０…共有メ
モリ装置、２１ａ…アドレスバッファ（ＣＰＵ１用）、
２１ｂ…アドレスバッファ（ＣＰＵ２用）、２１ｃ…ア
ドレスバッファ（ＣＰＵ３用）、２１ｄ…データバッフ
ァ（ＣＰＵ１用）、２１ｅ…データバッファ（ＣＰＵ２
用）、２１ｆ…データバッファ（ＣＰＵ３用）、２２…
アドレス部、２２１…多数決回路（アドレス）、２２２
…アクセス情報バッファ（アドレス）、２２３…アドレ
ス選択セレクタ、２２４…遅れ要求格納レジスタ（アド
レス）、２２５…アドレス比較回路、２３…データライ
ト部、２３１…多数決回路（データ）、２３２…アクセ
ス情報バッファ（データ）、２３３…メモリデータバッ
ファ、２３４…データ選択セレクタ、２３５…遅れ要求
格納レジスタ（データ）、２３６…ライトデータ比較回
路、２４…メモリ、２５…データリード部、２５１…リ
ードデータ選択セレクタ、２５２…リードバッファ。
ＲＡＭ、１３…ローカルＲＯＭ、１４…アドレスインタ
フェース、１４１…内部アドレス、１５…データバスイ
ンタフェース、１５１…内部データバス、２０…共有メ
モリ装置、２１ａ…アドレスバッファ（ＣＰＵ１用）、
２１ｂ…アドレスバッファ（ＣＰＵ２用）、２１ｃ…ア
ドレスバッファ（ＣＰＵ３用）、２１ｄ…データバッフ
ァ（ＣＰＵ１用）、２１ｅ…データバッファ（ＣＰＵ２
用）、２１ｆ…データバッファ（ＣＰＵ３用）、２２…
アドレス部、２２１…多数決回路（アドレス）、２２２
…アクセス情報バッファ（アドレス）、２２３…アドレ
ス選択セレクタ、２２４…遅れ要求格納レジスタ（アド
レス）、２２５…アドレス比較回路、２３…データライ
ト部、２３１…多数決回路（データ）、２３２…アクセ
ス情報バッファ（データ）、２３３…メモリデータバッ
ファ、２３４…データ選択セレクタ、２３５…遅れ要求
格納レジスタ（データ）、２３６…ライトデータ比較回
路、２４…メモリ、２５…データリード部、２５１…リ
ードデータ選択セレクタ、２５２…リードバッファ。
Claims (10)
- 【請求項１】 同一の命令ストリームを実行する少なく
とも３個のＣＰＵと、 これらＣＰＵによって共有される情報を格納する共有メ
モリ装置と、 前記少なくとも３個のＣＰＵからのメモリアクセス要求
に対して多数決論理を実行する多数決論理手段であっ
て、先行する少なくとも２つのＣＰＵからのメモリアク
セス要求が一致した際、その一致したメモリアクセス要
求に従って前記共有メモリ装置に対するアクセスを開始
する多数決論理手段と、 前記一致したメモリアクセス要求のアクセス情報を格納
するアクセス情報格納バッファと、 前記先行する少なくとも２つのＣＰＵ以外の残りのＣＰ
Ｕからメモリアクセス要求が発行された時、そのメモリ
アクセス要求の情報を前記アクセス情報格納バッファに
格納されている内容と比較する手段とを具備することを
特徴とするフォールトトレラント計算機システム。 - 【請求項２】 前記アクセス情報格納バッファは、複数
のアクセス情報を格納するための格納領域を備えた先入
れ先出し型のバッファから構成されており、 前記アクセス情報格納バッファへのアクセス情報の書き
込みは、先行する少なくとも２つのＣＰＵからのメモリ
アクセス要求が一致する度に実行され、 前記比較手段は、前記残りのＣＰＵからメモリアクセス
要求が発行される度に、前記アクセス情報格納バッファ
からアクセス情報を読み出し、その読み出したアクセス
情報と前記残りのＣＰＵからのメモリアクセス要求の情
報とを比較することを特徴とする請求項１記載のフォー
ルトトレラント計算機システム。 - 【請求項３】 前記多数決論理手段は、先行する２つの
ＣＰＵからのメモリアクセス要求が一致した際、その一
致したメモリアクセス要求に従って前記共有メモリ装置
に対するアクセスを開始するように構成され、 前記アクセス情報格納バッファは、少なくとも、３番目
以降にメモリアクセス要求を発行するＣＰＵの数だけ設
けられており、 前記比較手段は、前記３番目以降のメモリアクセス要求
が発行される度に、それに対応するアクセス情報格納バ
ッファからアクセス情報を読み出し、その読み出したア
クセス情報と前記発行されたメモリアクセス要求の情報
とを比較することを特徴とする請求項２記載のフォール
トトレラント計算機システム。 - 【請求項４】 同一の命令ストリームを実行する少なく
とも３個のＣＰＵと、 これらＣＰＵによって共有される情報を格納する共有メ
モリ装置と、 前記少なくとも３個のＣＰＵからのメモリアクセス要求
に対して多数決論理を実行する多数決論理手段であっ
て、先行する少なくとも２つのＣＰＵからのメモリライ
ト要求が一致した際、その一致したメモリライト要求に
従って前記共有メモリ装置に対するライトアクセスを開
始する多数決論理手段と、 前記一致したメモリライト要求のライトアクセス情報を
格納するライトアクセス情報格納バッファと、 前記一致したメモリライト要求に従って前記共有メモリ
装置にライトされたデータを、前記共有メモリ装置から
読み出して格納するメモリデータ格納バッファと、 前記先行する少なくとも２つのＣＰＵ以外の残りのＣＰ
Ｕからメモリライト要求が発行された時、そのメモリア
クセス要求の情報を、前記ライトアクセス情報格納バッ
ファおよび前記メモリデータ格納バッファそれぞれに格
納されている内容と比較する手段とを具備することを特
徴とするフォールトトレラント計算機システム。 - 【請求項５】 前記ライトアクセス情報格納バッファお
よび前記メモリデータ格納バッファは、複数のライトア
クセス情報およびメモリデータをそれぞれ格納するため
の格納領域を備えた先入れ先出し型のバッファからそれ
ぞれ構成されており、 前記ライトアクセス情報格納バッファおよび前記メモリ
データ格納バッファへのライトアクセス情報およびメモ
リデータの書き込みは、先行する少なくとも２つのＣＰ
Ｕからのメモリアクセス要求が一致する度に実行され、 前記比較手段は、前記残りのＣＰＵからメモリアクセス
要求が発行される度に、前記ライトアクセス情報格納バ
ッファおよび前記メモリデータ格納バッファからライト
アクセス情報およびメモリデータを読み出し、それら読
み出したライトアクセス情報およびメモリデータと前記
残りのＣＰＵからのメモリアクセス要求の情報とを比較
することを特徴とする請求項４記載のフォールトトレラ
ント計算機システム。 - 【請求項６】 前記多数決論理手段は、先行する２つの
ＣＰＵからのメモリアクセス要求が一致した際、その一
致したメモリアクセス要求に従って前記共有メモリ装置
に対するアクセスを開始するように構成され、 前記ライトアクセス情報格納バッファおよび前記メモリ
データ格納バッファは、少なくとも、３番目以降にメモ
リアクセス要求を発行するＣＰＵの数だけそれぞれ設け
られており、 前記比較手段は、前記３番目以降のメモリアクセス要求
が発行される度に、それに対応するアクセス情報格納バ
ッファおよびメモリデータ格納バッファからライトアク
セス情報およびメモリデータを読み出し、その読み出し
たライトアクセス情報およびメモリデータと前記発行さ
れたメモリアクセス要求の情報とを比較することを特徴
とする請求項５記載のフォールトトレラント計算機シス
テム。 - 【請求項７】 同一の命令ストリームを実行する少なく
とも３個のＣＰＵと、 これらＣＰＵによって共有される情報を格納する共有メ
モリ装置と、 前記少なくとも３個のＣＰＵからのメモリアクセス要求
に対して多数決論理を実行する多数決論理手段であっ
て、先行する少なくとも２つのＣＰＵからのメモリリー
ド要求が一致した際、その一致したメモリリード要求に
従って前記共有メモリ装置に対するリードアクセスを開
始する多数決論理手段と、 前記先行する少なくとも２つのＣＰＵからのリードアク
セス要求に応じて前記共有メモリ装置からリードされた
データを、前記先行する少なくとも２つのＣＰＵにそれ
ぞれ転送する手段と、 前記共有メモリ装置からリードされたデータを格納する
リードデータ格納バッファと、 前記先行する少なくとも２つのＣＰＵ以外の残りのＣＰ
Ｕからメモリリード要求が発行された時、前記リードデ
ータ格納バッファに格納されているデータを前記メモリ
リード要求を発行したＣＰＵに転送するバッファリード
手段とを具備することを特徴とするフォールトトレラン
ト計算機システム。 - 【請求項８】 前記リードデータ格納バッファは、複数
のリードデータを格納するための格納領域を備えた先入
れ先出し型のバッファから構成されており、 前記リードデータ格納バッファへのリードデータの書き
込みは、先行する少なくとも２つのＣＰＵからのメモリ
リード要求が一致する度に実行され、 前記バッファリード手段は、前記残りのＣＰＵからメモ
リリード要求が発行される度に、前記リードデータ格納
バッファからリードデータを読み出し、その読み出した
リードデータを前記メモリリード要求を発行したＣＰＵ
に転送することを特徴とする請求項７記載のフォールト
トレラント計算機システム。 - 【請求項９】 前記多数決論理手段は、先行する２つの
ＣＰＵからのメモリリード要求が一致した際、その一致
したメモリリード要求に従って前記共有メモリ装置に対
するリードアクセスを開始するように構成され、 前記リードデータ格納バッファは、少なくとも、３番目
以降にメモリリード要求を発行するＣＰＵの数だけ設け
られており、 前記バッファリード手段は、前記３番目以降のメモリリ
ード要求が発行される度に、それに対応するリードデー
タ格納バッファからリードデータを読み出し、その読み
出したデータを前記メモリリード要求を発行したＣＰＵ
に転送することを特徴とする請求項８記載のフォールト
トレラント計算機システム。 - 【請求項１０】 同一の命令ストリームを実行する少な
くとも３つのＣＰＵ装置と、 データを格納する共有メモリ装置と、 前記ＣＰＵ装置の各々を前記共有メモリ装置の各々に接
続する接続手段とから構成され、 前記ＣＰＵ装置は非同期であるような独立のクロックで
動作し、 前記ＣＰＵ装置からのアクセス情報を比較し少なくとも
２つの同じ要求が到着するまで前記共有メモリ装置への
アクセスを完了しないフォールトトレラント計算機シス
テムにおいて、 前記共有メモリ装置は、 先行する２つの前記ＣＰＵ装置による同じアクセス要求
を示すアクセス情報を格納するアクセス情報バッファ
と、 先行する２つの前記ＣＰＵ装置による同じアクセス要求
を示すアクセス情報を前記アクセス情報バッファに格納
する手段と、 ３番目以降の前記ＣＰＵ装置からアクセス要求における
情報を、前記アクセス情報バッファから読み出された情
報と比較する手段とを具備することを特徴とするフォー
ルトトレラント計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7019225A JPH08212093A (ja) | 1995-02-07 | 1995-02-07 | フォールトトレラント計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7019225A JPH08212093A (ja) | 1995-02-07 | 1995-02-07 | フォールトトレラント計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08212093A true JPH08212093A (ja) | 1996-08-20 |
Family
ID=11993439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7019225A Pending JPH08212093A (ja) | 1995-02-07 | 1995-02-07 | フォールトトレラント計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08212093A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010218012A (ja) * | 2009-03-13 | 2010-09-30 | Nec Corp | 圧縮情報を利用した故障検出装置、その方法及びそのプログラム |
| WO2015193984A1 (ja) * | 2014-06-18 | 2015-12-23 | 株式会社日立製作所 | 集積回路およびプログラマブルデバイス |
| WO2018146207A1 (en) | 2017-02-10 | 2018-08-16 | Université Du Luxembourg | Improved computing apparatus |
-
1995
- 1995-02-07 JP JP7019225A patent/JPH08212093A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010218012A (ja) * | 2009-03-13 | 2010-09-30 | Nec Corp | 圧縮情報を利用した故障検出装置、その方法及びそのプログラム |
| WO2015193984A1 (ja) * | 2014-06-18 | 2015-12-23 | 株式会社日立製作所 | 集積回路およびプログラマブルデバイス |
| JPWO2015193984A1 (ja) * | 2014-06-18 | 2017-04-20 | 株式会社日立製作所 | 集積回路およびプログラマブルデバイス |
| US10318376B2 (en) | 2014-06-18 | 2019-06-11 | Hitachi, Ltd. | Integrated circuit and programmable device |
| WO2018146207A1 (en) | 2017-02-10 | 2018-08-16 | Université Du Luxembourg | Improved computing apparatus |
| LU100069B1 (en) * | 2017-02-10 | 2018-09-27 | Univ Luxembourg | Improved computing apparatus |
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