JP3808525B2

JP3808525B2 - ライト及び／もしくはリードアクセス優先順位管理装置

Info

Publication number: JP3808525B2
Application number: JP06445095A
Authority: JP
Inventors: ブトフレデリック; 茂志安孫子
Original assignee: テキサスインスツルメンツインコーポレイテツド
Priority date: 1994-03-24
Filing date: 1995-03-23
Publication date: 2006-08-16
Anticipated expiration: 2021-08-16
Also published as: EP0674258B1; EP0674258A1; FR2717921B1; US5787481A; DE69527819D1; DE69527819T2; JPH0850560A; FR2717921A1

Description

【０００１】
【産業上の利用分野】
本発明は中央処理装置（ＣＰＵ）と前記中央処理装置に接続された少なくとも１個のメモリ間のライト及び／もしくはリード優先順位を管理する装置に関する。
【０００２】
中央処理装置（ＣＰＵ）のプロセッサの実行速度及びメモリライトもしくはリードアクセス性能に応じて、特定のライトもしくはリード動作を実施するためにプロセッサがメモリへアクセスする問題が従来技術のあるデータ処理システムにおいて発生することがある。
【０００３】
これはＣＰＵのマイクロプロセッサが１個以上のメモリに対して各クロックビートで多数のライト及び／もしくはリードコマンドを発生するいわゆるパイプラインもしくはパラレルアーキテクチュア構造の場合特にそうである。
【０００４】
このような状況の元では、ＣＰＵが同じメモリセルに対してライトコマンド及びリードコマンドを同時に発生する場合、より一般的にはＣＰＵのパスバンドがメモリよりも大きい場合に、所与のメモリセルに対するアクセス競合や無効アクセスの危険性がある。
【０００５】
これによりＣＰＵとメモリ間の情報交換の性能が低下し、情報が失われることさえある。
【０００６】
【発明が解決しようとする課題】
本発明の目的はこれらの欠点を取り除き、ＣＰＵシステム及び関連するメモリの全体性能を最適化しながら、所与のメモリに対するアクセスの競合や無効アクセスを回避できるようにするメモリアクセス管理装置を提供することである。
【０００７】
【課題を解決するための手段】
この目的に対して、本発明は少なくとも１本のライトアドレスバスとリードアドレスバス及び少なくとも１本のライトデータバスとリードデータバスにより中央処理装置（ＣＰＵ）とそれに接続された少なくとも１個のメモリ間のライト及び／もしくはリードアクセスを管理する装置に関連しており、前記中央処理装置はいくつかのバスを介して前記メモリへ同時にアクセスするように設計されており、メモリへの無効アクセスを管理する手段を含むことを特徴とし、少なくとも、メモリ内のライト及びリードアドレスの同等性をその都度調べて前記アドレスが同等である場合にはメモリへの無効アクセス状態を表す信号を発生することができる１個のアドレスコンパレータと、前記無効アクセス信号により制御されてＣＰＵへの前記リードバスを無効アクセスが存在しない場合にはメモリデータリードバスに接続し無効アクセスの場合にはＣＰＵからメモリへデータを書き込むバスに接続してＣＰＵによる無効アクセスの場合に前記メモリデータライトバスがＣＰＵにより前記リードバスへ転換されるようにする１個のダイバージョンマルチプレクサ回路と、を具備している。
【０００８】
本装置の他の特徴により、前記アドレスコンパレータはメモリリードアドレスバスとメモリライトアドレスバス（２３；２３’）間に接続されている。
【０００９】
前記ダイバージョンマルチプレクサ回路は入力において一方ではメモリデータライトバスに他方ではメモリデータリードバスに接続され出力において前記ＣＰＵへのリードバスに接続されている。
【００１０】
本装置はさらに一つ以上のメモリライト動作を１クロックサイクル以上待機させる手段を含んでいる。
【００１１】
前記待機させる手段はメモリライトアドレスバスに間挿されたライトアドレスバッファー及びライトアドレスマルチプレクサを含み、前記アドレスマルチプレクサは前記ライトアドレスバッファーの出力に接続された入力及び前記ライトアドレスバスに接続された入力を有している。
【００１２】
前記待機させる手段はライトデータバスに間挿されたライトデータバッファー及びライトデータマルチプレクサを含み、前記データマルチプレクサは前記ライトデータバッファーの出力に接続された入力及びライトデータバスに接続された入力を有している。
【００１３】
本装置には同時に管理すべき待機中のライトと同数のアドレスコンパレータが含まれている。
【００１４】
図１を参照する。この図には、本発明を使用出来るシステム１が単なる例として示されている。代表的にこれはデータ５、コマンド７及びアドレス９バスアセンブリーにより１個以上のメモリ１１ａ−１１ｎに連係された少なくとも１個のマイクロプロセッサーベースデジタル中央処理装置（ＣＰＵ）を含むシステムである。
【００１５】
所与のメモリ１１ｉに対するバス数すなわちアクセス数がこのメモリが各クロック期間中に受け入れられるものよりも大きい場合には、このメモリに対してアクセス競合や無効アクセスの可能性がある。実施例ではメモリ１１ａはクロックサイクル当たり２つのアクセス要求をできるものとしている。しかしながら、ＣＰＵのアーキテクチュアによりクロックサイクル当たり３つのアクセス要求を発生できる場合には、同じサイクル中に３メモリアクセス毎に一度のメモリアクセス競合がＣＰＵにより要求される。
【００１６】
本発明により解決しようとする問題は、その解決策と共に、バスの幅（ビット数）、その方向（ライト、リードもしくは２方向バス）、あるいはこれらのバス上のデータ構成（例えば時間多重化バス）とは完全に無関係である。
【００１７】
図１に示すシステムの特定メモリ１１を図２に示す。この例では、メモリ１１は、メモリアクセスの管理を行うコマンド信号アセンブリ１７の他に、３本のアドレスバス１３ａ，１３ｂ，１３ｃ及び２本のリードバス（１５ａ，１５ｂ）と１本のライトバス（１５ｃ）を含む３本のデータバス１５ａ，１５ｂ，１５ｃを有している。
【００１８】
図２のメモリアクセス信号のタイミング図を従来のメモリリード動作について図３に示す。図示する信号は信号の左側に位置するＣＰＵ３と信号の右側に位置する図２に示すメモリ１１間で伝送される。最初の２つの信号３ａ，３ｂは互いに半周期だけ時間がシフトしている２相クロックの２つの相を示す。最初のクロック期間Ｔ１中に、ＣＰＵはメモリ内にリード照合信号３ｃ及びリードアドレス信号３ｄを発生する。第２のクロック期間Ｔ２中に、メモリ（３ｅ）から読み出されるデータがＣＰＵにより待機される。
【００１９】
ＣＰＵから（図示せぬ）メモリへのライト動作も、同様に、最初のクロック期間中にＣＰＵからライト照会及びライトアドレスを発生し次に第２のクロック期間中にメモリへデータを書き込むことからなっている。
【００２０】
図４を参照して、ＣＰＵにより逐次発生されるライトもしくはリード命令自体が、パイプラインやパラレルタイプアーキテクチュアにより、同時メモリアクセス要求状況となっている。したがって、メモリライトアクセス要求命令４ｄは次の命令のリードアクセス要求４ｃと同じ時点（Ｔ１）で生じることがある。この同時アクセス問題を管理するために、Ｎ次ライトの前にＮ＋１次リードを実施しなければならず、ライト及びリードが同じアドレスに関連する場合それは無効アクセスに対応しており、メモリへの正規アクセス順序の反転を表す。
【００２１】
事実、Ｎ次のライト照会とＮ＋１次のリード照会はメモリ内の同じアドレスに関連することがある。このメモリアドレスのデータはまだＮ次のライトにより更新されていないため、Ｎ＋１次のリード照会によりメモリの情報が誤って読み取られることがあり、それは後者がまだＮ次のライト照会により更新されていないためである。
【００２２】
このようなメモリアクセス競合の場合には、偽すなわち旧情報をメモリから得ることができることが判る。
【００２３】
この問題を解決するために、図５に線図で示すようなメモリアクセス管理装置１が本発明により提案される。本発明によるアクセス管理装置１はＣＰＵ内でメモリもしくは中間モジュールとして実現され、メモリに接続されたリードアドレスバス２１とライトアドレスバス２３間にに配置されて各クロックサイクルにおいてライト及びリードアドレスを２つづつ比較するアドレスバスコンパレータ１９を含んでいる。。コンパレータ１９の出力２４は、恐らくは１ビットレジスタ２５を介して、ダイバージョンマルチプレクサ２７のコマンド入力に接続されている。後者は入力において一方ではＣＰＵのデータ出力からメモリのデータ入力へ行くデータライトバス２９を、他方ではメモリから発生するデータを読み取るバス３１を受信する。ダイバージョンマルチプレクサ２７の出力３３はＣＰＵのデータ入力に接続されたている。
【００２４】
図５に示すアクセス管理装置１は次のように作動する。アドレスコンパレータ１９がメモリリードアドレス（バス２１）とメモリライトアドレス（バス２３）の同等性を所与の期間検出すると、これはアクセス競合や無効アクセスのケースに対応し、その出力２４に同等性信号が発生されそれは無効アクセス状態を表す信号を構成する。この信号は例えば１へ通過するビットからなり、１ビットレジスタ２５を介してダイバージョンマルチプレクサ２７のコマンド入力３５へ送られる。
【００２５】
正規の動作領域ではダイバージョンマルチプレクサ２７の出力３３はメモリからのデータを読み取るバス３１に接続されているが、コマンドレジスタ２５からのコマンドビット３５によりダイバージョンマルチプレクサ２７がトグルされてその出力３３へ送られるデータが転換されるデータに対応しメモリライトプロパーの前にメモリライトバス２９から直接引き出されるようにされる。
【００２６】
したがって、メモリリードバス３１を介してメモリから生じる偽（旧）データはデータライトバス２９を介してＣＰＵからメモリへ送られるデータと瞬時に置換される。このようにして、ＣＰＵが要求したＮ＋１次の読取データはメモリ及びメモリリードバス３１を分路することにより直接ライトバス２９から引き出され、これによりＣＰＵはそのメモリリードバス３１に旧データではなく更新された有効データを受信することができ、ＣＰＵからメモリへ同時にライト及びリードアクセスが行われる場合でもそうである。
【００２７】
しかしながら、図５に示す解決方法だけでは同じメモリセルに対するＣＰＵ側の同時アクセス要求数が大きすぎる場合に生じる問題を解決することができない。しかしながら、ＣＰＵのパスバンドがメモリよりも大きくしたがってメモリが通常処理できるよりも多くのクロックサイクル当たりアクセス要求を発生する場合にこのような状況が発生することがある。このようなケースを図６に示しそこではメモリがクロック期間当たり２つのアクセス照会を処理できるものと仮定している。
【００２８】
ＣＰＵは（期間Ｔ１内に）同時に２つのリード照会Ａ１，Ｂ１及び一つのライト照会Ｃ１をメモリへ与え、次に期間Ｔ２内に２つの同時リード照会Ａ２，Ｂ２を与える。したがって、期間Ｔ２中に６ｆ線で示すようにメモリリードＡ２がライトＣ１と一致するためメモリアクセス競合が生じ、同じ期間中のこの二重アクセスは無効である。
【００２９】
この問題は図１に示すのと同じシステム１では発生せず、そこでは各メモリが厳密に１本のライトバスと２本のリードバスを有するためメモリアクセス競合はないことを理解されたい。
【００３０】
図６に示すようなアクセス競合の問題を解決するために、本発明は最初にメモリリードアクセス、すなわち期間Ｔ１のＡ１及びＢ１、次に期間Ｔ２のＡ２及びＢ２を直列に処理し、ライトＣ１をＴ３サイクルへ移す矢符で示すように、この場合にはＴ３である最初に可能な場合だけライト照会Ｃ１を処理することを提案する。したがって、アクセスＡ１，Ｂ１，Ａ２，Ｂ２の処理に優先順位を与えるためにアクセスＣ１が待機されている。
【００３１】
待機中のライト照会Ｃ１に対応するライトが可能となる期間を決定するために、“ライトペンディング”信号６ｇが使用され、それはアクセス競合が生じる時にハイとなる。この信号発生を使用して（後記するように）アドレス及びライトデータは使用できるようになるまでメモリに記憶される。アクセス競合が消えると（期間Ｔ３）、ライトペンディング信号は再び不活性化されメモリ内で待機ライトが実施される。
【００３２】
ライト動作を遅らせることからなる解決方法の実施例を図７に関連して説明する
。
【００３３】
この図では、同じ要素については図５と同じ表記法が使用され、同等ではあるが同一ではない要素を示すのにプライム符号“’”が付されている。したがって、図７のバス２３，２３’は図５のライトアドレスバス２３に対応している。
【００３４】
メモリアクセス競合の場合にライトコマンドの時間の保持及びシフトを実施するために、本発明によりライトアドレスバス２３のリード及びライトアドレスコンパレータ１９よりも上流に特別のマルチプレクサ回路、アドレスマルチプレクサ３７、が間挿される。この実施例では、ＣＰＵをエグジットするアドレスライトバス２３はアドレスマルチプレクサ３７の入力に接続され、その出力はメモリへ行くライトアドレスバス２３’に接続されている。アドレスマルチプレクサ３７の他方の入力はアドレスバッファーレジスタ３９の出力に接続されておりその入力はＣＰＵからのアドレスライトバス２３に並列接続されている。
【００３５】
同様に、ＣＰＵからのライトデータバス２９はデータマルチプレクサ４１の入力に接続されておりその出力は一方ではメモリへデータを書き込むバス２９’に、他方では前記ダイバージョンマルチプレクサ２７の入力に接続されている。さらに、データマルチプレクサ４１の他方の入力はデータバッファーレジスタ４３の出力に接続されその入力はＣＰＵからのライトデータバス２９に並列接続されている。
【００３６】
アドレスマルチプレクサ３７及びデータマルチプレクサ４１は、恐らくは同期化トグル４７を介した、ライン４８上のメモリからの“ライトペンディング”検出信号４５により指令される。このトグル４７の出力は一方ではマルチプレクサ３７，４１のコマンドライン４８と他方では、インバータ４９により変換された後で、アドレス３９及びデータ４３バッファーレジスタのロード入力と連係されている。
【００３７】
“ライトペンディング”信号は、図６に詳細に示すコマンド信号から、メモリのインターフェイス論理により周知の方法で発生され直接ＣＰＵからメモリへ送られる。
【００３８】
図７に示すアクセス管理装置は次のように作動する。“ライトペンディング”信号が活性化されるとＣＰＵからのデータライトバス２９上のライトデータはデータバッファーレジスタ４３内に保持され、同様にＣＰＵが発生するライトアドレスのバス２３上のアドレスはアドレスバッファーレジスタ３９内に保持される。アドレスマルチプレクサ３７はバッファー３９内で待機中のアドレスをバス２３’へ転送するようにコマンド４８により制御される。同様に、データマルチプレクサ４１はバッファー４３内で待機中のデータをバス２９’へ転送するようにコマンド４８により制御される。
【００３９】
“ライトペンディング”信号が活性である間に、アドレスコンパレータ１９にはライトアドレスバス２３’上の待機中ライトのアドレスが与えられる。アドレスコンパレータ１９がバス２１’上のカレントリードアドレスとバス２３’上の待機中ライトのアドレスとの同等性を検出すると、同等性信号３５が活性化されそれによりダイバージョンマルチプレクサ２７を指令することができる。後者にはバス２９’上の待機中ライトデータが与えられ、それは待機中のライトデータをバス３３上へ急送してバス３１’上の誤って読み取られた誤（旧）データと置換する。
【００４０】
待機中のライトがメモリレベルで処理されていると、ライトペンディング信号４５が非活性化されしたがってマルチプレクサ３７，４１はコマンド４８により初期状態へリセットされる。したがって、バス２３はバス２３’と再接続されバス２９はバス２９’と再接続され、図５と類似の構成が得られる。
【００４１】
図７は、１本のメモリリードバス３１’のみに対する、アクセス競合の場合のライト動作の遅延を示していることを理解されたい。システムにいくつかのリードバスが含まれる場合には（図１参照），ライトバス（２３’，２９’）は数本のリードバスと競合することがあり、したがって、メモリリードバスと同数のアドレスコンパレータ１９及びダイバージョンマルチプレクサ２７を設ける理由となる。
【００４２】
最後に、既に早期のライト動作ペンディングが行われている間に、ＣＰＵがメモリライト動作を始めたいことが起こることもある。このような場合、当業者の範囲内の組み合わせ論理によりこのイベントを検出し、次にペンディングメモリライトを終止するのに十分なクロックサイクル数だけＣＰＵからのライトを停止する必要がある。また、ＣＰＵを停止させることが耐え難い場合には、アドレス３９及びデータ４３バッファーレジスタの容量及び数を増大していくつかの連続したペンディングライト動作のアドレス及びデータを記憶する必要がある。
【００４３】
ライトアクセスではなくリードメモリアクセスシステムについて本発明を説明してきたが、当業者ならばそれをライトアクセスシステムへ容易に適応させて後のペンディングリードアクセスまで遅延させることができる。
【００４４】
前記したことから、本発明によるメモリへのアクセス管理装置は従来技術の欠点を解決し、特にパスバンドの大きいＣＰＵによるパスバンドの小さいメモリへのアクセス競合を解決できることが判る。
【００４５】
以上の説明に関して更に以下の項を開示する。
（１）．中央処理装置（ＣＰＵ）と少なくとも１本のライトアドレスバス（２３；２３’）とリードアドレスバス（２１；２１’）及び少なくとも１本のライトデータバス（２９；２９’）とリードデータバス（３１；３１’）により前記中央処理装置に接続された少なくとも１個のメモリ（１１）間のライト及び／もしくはリードアクセス優先順位を管理する装置であって、前記中央処理装置はいくつかのバスを介して前記メモリを同時にアクセスするように設計されいおり、メモリへの無効アクセスを管理する手段を含むことを特徴とし、該管理装置は、少なくとも、メモリ内のライト及びリードアドレスの同等性をその都度調べて前記アドレスが同等である場合にはメモリへの無効アクセス状態を表す信号（３５）を発生することができる１個のコンパレータ（１９）と、前記無効信号（３５）により制御されてＣＰＵへの前記リードバスを無効アクセスが存在しない場合にはメモリデータリードバス（３１；３１’）に接続し無効アクセスの場合にはＣＰＵからメモリへデータを書き込むバス（２９；２９’）に接続してＣＰＵによる無効アクセスの場合に前記メモリデータライトバスがＣＰＵにより前記リードバスへ転換されるようにする１個のダイバージョンマルチプレクサ回路（２７）と、を具備する管理装置。
【００４６】
（２）．第１項記載の装置であって、前記アドレスコンパレータ（１９）がメモリリードアドレスバス（２１；２１’）とメモリライトアドレスバス（２３；２３’）との間に接続されていることを特徴とする装置。
【００４７】
（３）．第１項記載の装置であって、前記ダイバージョンマルチプレクサ回路（２７）が入力において一方ではメモリデータライトバス（２９；２９’）に接続され他方ではメモリデータリードバス（３１；３１’）に接続され出力において前記ＣＰＵへ向かうリードバス（３３）に接続されていることを特徴とする装置。
【００４８】
（４）．前記いづれか一項記載の装置であって、更に一つ以上のメモリライト動作を１クロックサイクル以上待機させる手段（４７，３７，３９，４３，４１）を含むことを特徴とする装置。
【００４９】
（５）．第４項記載の装置であって、前記待機させる手段はメモリライトアドレスバス（２３；２３’）に間挿されたライトアドレスバッファー（３９）及びライトアドレスマルチプレクサ（３７）を含み、前記アドレスマルチプレクサ（３７）は前記ライトアドレスバッファー（３９）の出力に接続された入力及び前記ライトアドレスバス（２３）まで接続された入力を有することを特徴とする装置。
【００５０】
（６）．第４項記載の装置であって、前記待機させる手段はライトデータバス（２９；２９’）に間挿されたライトデータバッファー（４３）及びライトデータマルチプレクサ（４１）を含み、前記データマルチプレクサ（４１）は前記ライトデータバッファーの出力に接続された入力及びライトデータバスに接続された入力を有することを特徴とする装置。
【００５１】
（７）．前記いづれか一項記載の装置であって、該装置は同時に管理される待機中のライトと同数のアドレスコンパレータ（１９）を含むことを特徴とする装置。
【００５２】
（８）．中央処理装置（ＣＰＵ）と少なくとも１個のメモリ（１１）間のライト及び／もしくはリードアクセス優先順位を管理する装置はメモリへの無効アクセスを管理する手段を含むことを特徴とし、少なくとも、メモリ内のライト及びリードアドレスの同等性をその都度調べて前記アドレスが同等である場合にはメモリへの無効アクセス状態を表す信号（３５）を発生することができる１個のコンパレータ（１９）と、前記無効アクセス信号（３５）により制御されてＣＰＵへの前記リードバス（３３）を無効アクセスが存在しない場合にはメモリデータリードバス（３１；３１’）に接続し無効アクセスの場合にはＣＰＵからメモリへデータを書き込むバス（２９；２９’）に接続してＣＰＵによる無効アクセスの場合に前記メモリデータライトバスがＣＰＵにより前記リードバスへ転換されるようにする１個のダイバージョンマルチプレクサ回路（２７）と、を具備する管理装置。
【図面の簡単な説明】
【図１】本発明を使用することができるデータ処理システムの実施例の略図。
【図２】データ、アドレス及びコマンドバスを有するメモリを示す線図。
【図３】メモリの読み取りに使用される信号の従来のタイミング図。
【図４】クロックサイクル毎に１アクセスしか許可しないメモリへの有効アクセスに対応するリード／ライト信号構成を示す図。
【図５】本発明によるアクセス管理装置の第１の実施例の略図。
【図６】同時メモリアクセス数が大きすぎるために発生するアクセス競合を解決する原理を示す図。
【図７】図６の原理を実現するメモリアクセス管理装置の別の実施例の略図。
【符号の説明】
１システム
３ＣＰＵ
５デーテバス
７コマンドバス
９アドレスバス
１１ＲＡＭ
１１ａ−１１ｎメモリ
１３ａ，１３ｂ，１３ｃアドレスバス
１５ａ，１５ｂ，１５ｃデータバス
１７コマンド信号アセンブリ
１９コンパレータ
２１，２１’ リードアドレスバス
２３，２３’ ライトアドレスバス
２５１ビットレジスタ
２７ダイバージョンマルチプレクサ
２９，２９’ データライトバス
３１，３１’ データリードバス
３７アドレスバスマルチプレクサ
３９アドレスバッファーレジスタ
４１データマルチプレクサ
４３データバッファーレジスタ
４７同期化トグル
４８コマンドライン
４９インバータ

Claims

中央処理装置（３）と少なくとも１個のメモリ（１１ａ，１１ｎ）との間のライトアクセスあるいはリードアクセスのプライオリティを管理する管理装置であって、前記中央処理装置（３）と前記少なくとも１個のメモリ（１１ａ，１１ｎ）とを接続するようＣＰＵ部分（２３）とメモリ部分（２３’）を含むライトアドレスバス、リードアドレスバス（２１’）、ＣＰＵ部分（２９）とメモリ部分（２９’）を含むライトデータバス、及び、ＣＰＵ部分（３３）とメモリ部分（３１’）を含むリードデータバスとを有する管理装置であって、
前記ライトアドレスバスの前記メモリ部分（２３’）及び前記リードアドレスバス（２１’）の間に接続され、前記ライトアドレスバスの前記メモリ部分上のライトアドレスと前記リードアドレスバス（２１’）上のリードアドレスをその都度比較し、前記ライト及びリードアドレスが同等である場合にはメモリへの無効アクセス信号を発生するアドレスコンパレータ（１９）と、
前記リードデータバスの前記メモリ部分（３１’）に接続された第一入力、前記ライトデータバスの前記メモリ部分（２９’）に接続された第二入力、前記リードデータバスの前記ＣＰＵ部分（３３）に接続された出力、及び前記無効アクセス信号を入力する前記アドレスコンパレータ（１９）に接続された制御入力を有するダイバージョンマルチプレクサ回路（２７）とを有し、
前記ダイバージョンマルチプレクサ回路は、前記無効アクセス信号が前記ライト及びリードアドレスが同等でないことを示すときに、前記リードデータバスの前記メモリ部分（３１’）と前記リードデータバスの前記ＣＰＵ部分（３３）を接続し、前記無効アクセス信号が前記ライト及びリードアドレスが同等であることを示すときに、前記ライトデータバスの前記メモリ部分（２９’）と前記リードデータバスの前記ＣＰＵ部分（３３）を接続し、
前記管理装置はさらに、
前記ライトアドレスバスのＣＰＵ部分（２３）に接続された入力と、出力、及びロード入力を有し、前記ロード入力にロード信号を受けたときに、前記ライトアドレスバスの前記ＣＰＵ部分（２３）上のライトアドレスを一時記憶するライトアドレスバッファメモリ（３９）と、
前記ライトアドレスバスの前記ＣＰＵ部分（２３）に接続された第一入力、前記ライトアドレスバッファメモリ（３９）の前記出力に接続された第二入力、制御入力、及び前記ライトアドレスバスの前記メモリ部分（２３’）に接続された出力を有するライトアドレスマルチプレクサ回路（３７）と、
前記ライトデータバスの前記ＣＰＵ部分（２９）と接続された入力、出力、及びロード入力を有し、前記ロード入力にロード信号を受けたときに、前記ライトデータバスの前記ＣＰＵ部分（２９）上のライトデータを一時記憶するライトデータバッファメモリ（４３）と、
前記ライトデータバスの前記ＣＰＵ部分（２９）に接続された第一入力、前記ライトデータバッファメモリ（４３）の前記出力に接続された第二入力、制御入力、及び前記ライトデータバスの前記メモリ部分（２９’）に接続された出力を有するライトデータマルチプレクサ（４１）と、
前記少なくとも１個のメモリにおけるライト動作がペンディングか否かを示すライトペンディング信号を前記中央処理装置から受け取るライトペンディング入力回路（４５）とを有し、
前記ライトペンディング入力回路は、前記ライトアドレスマルチプレクサ回路（３７）の前記制御入力、前記ライトアドレスバッファメモリ（３９）の前記ロード入力、前記ライトデータマルチプレクサ（４１）の前記制御入力、及び前記ライトデータバッファメモリ（４３）の前記ロード入力に接続されており、
前記ライトペンディング信号がライト動作がペンディングであることを示している場合に、
前記ライトアドレスマルチプレクサ回路（３７）は、前記ライトアドレスバッファメモリ（３９）の前記出力を前記ライトアドレスバスの前記メモリ部分（２３’）に接続し、
前記ライトアドレスバッファメモリ（３９）は、前記ライトアドレスバスの前記ＣＰＵ部分（２３）上の前記ライトアドレスをロードし、
前記ライトデータマルチプレクサ（４１）は、前記ライトデータバッファメモリ（４３）の前記出力を前記ライトデータバスの前記メモリ部分（２９’）に接続し、
前記ライトデータバッファメモリ（４３）は、前記ライトデータバスの前記ＣＰＵ部分（２９）上の前記ライトデータをロードし、
前記ライトペンディング信号がライト動作がペンディングでないことを示している場合に、
前記ライトアドレスマルチプレクサ回路（３７）は、前記ライトアドレスバスの前記ＣＰＵ部分（２３）を前記ライトアドレスバスの前記メモリ部分（２３’）に接続し、
前記ライトデータマルチプレクサ（４１）は、前記ライトデータバスの前記ＣＰＵ部分（２９）を前記ライトデータバスの前記メモリ部分（２９’）に接続することを特徴とする前記管理装置。