JP2003271574A - 共有メモリ型マルチプロセッサシステムにおけるデータ通信方法 - Google Patents
共有メモリ型マルチプロセッサシステムにおけるデータ通信方法Info
- Publication number
- JP2003271574A JP2003271574A JP2002070099A JP2002070099A JP2003271574A JP 2003271574 A JP2003271574 A JP 2003271574A JP 2002070099 A JP2002070099 A JP 2002070099A JP 2002070099 A JP2002070099 A JP 2002070099A JP 2003271574 A JP2003271574 A JP 2003271574A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- data
- processors
- shared
- communication method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/0038—System on Chip
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/427—Loop networks with decentralised control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【課題】 共有メモリ型マルチプロセッサシステムにお
けるデータ転送処理をコヒーレンスを保ちながら高速化
することにある。 【解決手段】 N+1個のプロセッサ(以下、Pro)の夫々に
対し、#0〜#Nの共有データレジスタ(以下、SReg)(10)が
用意され、全てのPro間でSReg(10)から同じデータが読
み出せるように、プロセッサ間通信路(15,16)で結ば
れ、各ProはマスタProとスレーブProに分けられ、SReg
へのデータ書き込むは、すべてマスタProから行われ、
スレーブProからSRegへのデータ書き込みは、一旦マス
タProへ書き込み要求を出した後に、マスタProからデー
タ書き込みが行われる。
けるデータ転送処理をコヒーレンスを保ちながら高速化
することにある。 【解決手段】 N+1個のプロセッサ(以下、Pro)の夫々に
対し、#0〜#Nの共有データレジスタ(以下、SReg)(10)が
用意され、全てのPro間でSReg(10)から同じデータが読
み出せるように、プロセッサ間通信路(15,16)で結ば
れ、各ProはマスタProとスレーブProに分けられ、SReg
へのデータ書き込むは、すべてマスタProから行われ、
スレーブProからSRegへのデータ書き込みは、一旦マス
タProへ書き込み要求を出した後に、マスタProからデー
タ書き込みが行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、共有メモリ型マル
チプロセッサ・システムにおけるデータ通信方法に関
し、コヒーレンスを保ったデータ通信を実現すること、
およびその高速化とコヒーレンス制御に関する。
チプロセッサ・システムにおけるデータ通信方法に関
し、コヒーレンスを保ったデータ通信を実現すること、
およびその高速化とコヒーレンス制御に関する。
【０００２】
【従来の技術】各プロセッサがメモリを共有する共有メ
モリ型マルチプロセッサ・システムにおいて、並列プロ
グラムを実行する際に各プロセッサ間の共有データの通
信を行う必要がある。従来は、この共有データの通信を
行う場合には、コヒーレンスを保つためにロック処理と
呼ばれる処理を行ってきた。この処理は、データに対す
る排他制御を行う処理で、複数のプロセッサが共有する
データを１つのプロセッサが排他的に読み書きできるよ
うにする。この排他制御によって複数のプロセッサが同
時に読み書きすることによって、アクセス順序などによ
ってデータの読み出し値が異なるなど、不正な処理が行
われないようにすることができる。
モリ型マルチプロセッサ・システムにおいて、並列プロ
グラムを実行する際に各プロセッサ間の共有データの通
信を行う必要がある。従来は、この共有データの通信を
行う場合には、コヒーレンスを保つためにロック処理と
呼ばれる処理を行ってきた。この処理は、データに対す
る排他制御を行う処理で、複数のプロセッサが共有する
データを１つのプロセッサが排他的に読み書きできるよ
うにする。この排他制御によって複数のプロセッサが同
時に読み書きすることによって、アクセス順序などによ
ってデータの読み出し値が異なるなど、不正な処理が行
われないようにすることができる。
【０００３】排他制御の実現には、通常はプロセッサに
用意されるテストアンドセット命令などを利用する。テ
ストアンドセット命令は、（１）メモリ上のあるアドレ
スに格納されているデータをレジスタに読み出し、
（２）同じアドレスのメモリに値”１”を書き込み、
（３）レジスタに読み出した値が”０”であるかどうか
を判定する。以上の（１）〜（３）の動作を不可分に途
中で他のプロセッサから影響を受けたり、割り込みが入
ることなく実現することを保証している。各プロセッサ
はテストアンドセット命令によってレジスタに読み出し
た値が”０”であった場合にのみ排他制御が実現された
と判定し後続の排他制御が必要な処理を行う。この処理
が終わるとこのプロセッサはこのアドレスのメモリに
値”０”を書き込み、別のプロセッサが排他制御を実現
できるようにする。また、各プロセッサはテストアンド
セット命令によってレジスタに読み出された値が”１”
であった場合には、排他制御が実現できなかったとし
て、再びテストアンドセット命令を実行し、読み出し値
が”０”となるまで繰り返す。なお、テストアンドセッ
ト命令利用の排他制御については、「計算機アーキテク
チャと構成方法」(中沢喜三郎著/朝倉書店)1995年11月p
p.388 に記載されている。
用意されるテストアンドセット命令などを利用する。テ
ストアンドセット命令は、（１）メモリ上のあるアドレ
スに格納されているデータをレジスタに読み出し、
（２）同じアドレスのメモリに値”１”を書き込み、
（３）レジスタに読み出した値が”０”であるかどうか
を判定する。以上の（１）〜（３）の動作を不可分に途
中で他のプロセッサから影響を受けたり、割り込みが入
ることなく実現することを保証している。各プロセッサ
はテストアンドセット命令によってレジスタに読み出し
た値が”０”であった場合にのみ排他制御が実現された
と判定し後続の排他制御が必要な処理を行う。この処理
が終わるとこのプロセッサはこのアドレスのメモリに
値”０”を書き込み、別のプロセッサが排他制御を実現
できるようにする。また、各プロセッサはテストアンド
セット命令によってレジスタに読み出された値が”１”
であった場合には、排他制御が実現できなかったとし
て、再びテストアンドセット命令を実行し、読み出し値
が”０”となるまで繰り返す。なお、テストアンドセッ
ト命令利用の排他制御については、「計算機アーキテク
チャと構成方法」(中沢喜三郎著/朝倉書店)1995年11月p
p.388 に記載されている。
【０００４】
【発明が解決しようとする課題】従来のロック処理によ
る排他制御によってマルチプロセッサ間でコヒーレンス
を保ったデータ通信を行うことは時間がかかる処理であ
る。特に頻繁にデータ転送をする必要がある場合には、
ロック処理の影響により処理速度が大幅に低下する場合
がある。この原因としては、ロック処理が常にメインメ
モリ上でのデータ読み出し・書き込み処理となり、１回
のテストアンドセット命令の実行に多大な時間がかかる
ことが挙げられる。また、ロック処理に伴うメインメモ
リ上でのデータ読み出し・書き込みが１つの同一のアド
レスに対して行われることによりメモリアクセス性能の
低下を引き起こすことがある。本発明の目的は、テスト
アンドセット命令のような処理時間のかかる命令を使う
ことなく、簡単なハードウェア機構の追加により高速に
マルチプロセッサ間でのコヒーレンスを保ったデータ通
信を行うことにある。
る排他制御によってマルチプロセッサ間でコヒーレンス
を保ったデータ通信を行うことは時間がかかる処理であ
る。特に頻繁にデータ転送をする必要がある場合には、
ロック処理の影響により処理速度が大幅に低下する場合
がある。この原因としては、ロック処理が常にメインメ
モリ上でのデータ読み出し・書き込み処理となり、１回
のテストアンドセット命令の実行に多大な時間がかかる
ことが挙げられる。また、ロック処理に伴うメインメモ
リ上でのデータ読み出し・書き込みが１つの同一のアド
レスに対して行われることによりメモリアクセス性能の
低下を引き起こすことがある。本発明の目的は、テスト
アンドセット命令のような処理時間のかかる命令を使う
ことなく、簡単なハードウェア機構の追加により高速に
マルチプロセッサ間でのコヒーレンスを保ったデータ通
信を行うことにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、共有メモリ型マルチプロセッサシステ
ムにおける各プロセッサに夫々割り当てられた共有デー
タ通信用のレジスタを有し、このレジスタに共有データ
を書き込む。各プロセッサは他のプロセッサの前記レジ
スタの複製を有し、各プロセッサは間にリング網状の通
信路を有し、該通信路によって該レジスタの内容を伝達
する。このリング網状の通信路で結合されたレジスタ間
のデータ通信においては、複数のプロセッサの内の１つ
のプロセッサを主プロセッサとし、他のプロセッサを従
プロセッサとする。従プロセッサは各プロセッサ上の前
記レジスタにデータを書き込む場合にリング網上で書き
込みを行うデータを主プロセッサに転送し、主プロセッ
サからリング網を経由して全てのプロセッサ上の前記レ
ジスタに前記書き込みを行うデータを書き込むようにす
る。また、前記データ転送の際に、リング網上を転送さ
れるデータを一時的に保持するバッファを有し、主プロ
セッサからリング網を経由して全てのプロセッサに書き
込みを許可する信号が到着するまでデータはバッファに
保持され、前記信号が到着してから前記レジスタにデー
タを書き込む。
め、本発明では、共有メモリ型マルチプロセッサシステ
ムにおける各プロセッサに夫々割り当てられた共有デー
タ通信用のレジスタを有し、このレジスタに共有データ
を書き込む。各プロセッサは他のプロセッサの前記レジ
スタの複製を有し、各プロセッサは間にリング網状の通
信路を有し、該通信路によって該レジスタの内容を伝達
する。このリング網状の通信路で結合されたレジスタ間
のデータ通信においては、複数のプロセッサの内の１つ
のプロセッサを主プロセッサとし、他のプロセッサを従
プロセッサとする。従プロセッサは各プロセッサ上の前
記レジスタにデータを書き込む場合にリング網上で書き
込みを行うデータを主プロセッサに転送し、主プロセッ
サからリング網を経由して全てのプロセッサ上の前記レ
ジスタに前記書き込みを行うデータを書き込むようにす
る。また、前記データ転送の際に、リング網上を転送さ
れるデータを一時的に保持するバッファを有し、主プロ
セッサからリング網を経由して全てのプロセッサに書き
込みを許可する信号が到着するまでデータはバッファに
保持され、前記信号が到着してから前記レジスタにデー
タを書き込む。
【０００６】
【発明の実施の形態】本発明が対象とする共有メモリ型
マルチプロセッサシステムは図１のように、複数のプロ
セッサ（１）とシステムバス（３１）・メモリコントロ
ーラ（３２）およびメインメモリ（４）から構成され
る。通常は、それぞれのプロセッサ（１）にキャッシュ
メモリ（２）が設けられ、さらに共有キャッシュメモリ
（３３）が設けられることもある。なお、図において
は、以後、システムバス（３１）とメモリコントローラ
（３２）と共有キャッシュ（３３）をまとめてメモリコ
ントローラ・バス・共有キャッシュ（３）として図示す
る。共有メモリ型マルチプロセッサシステムでは、各プ
ロセッサ（１）は論理的には単一のメインメモリ（４）
を共有し、各プロセッサ（１）からメインメモリ（４）
へのアクセスは、システムバス（３１）・メモリコント
ローラ（３２）を経由して行われる。なお、システムバ
ス（３１）構成の替わりにスイッチ構成をとる場合もあ
る。キャッシュメモリ（２）はメインメモリ（４）上の
データの一部を各プロセッサが高速に読み書きできるよ
うにするためのもので、それぞれのプロセッサ（１）が
必要とするデータをそれぞれのプロセッサ（１）が格納
する。よって各プロセッサ（１）のキャッシュメモリ
（２）に格納されているデータは異なるアドレスのデー
タも含まれる。一方、共有キャッシュメモリ（３３）
は、複数のプロセッサで共有して利用されるため、複数
のプロセッサが必要とするデータなどが格納されてい
る。共有キャッシュメモリ（３３）はプロセッサ（１）
内のキャッシュメモリ（２）に較べてメインメモリ
（４）に近い位置に配置されるため、読み書きに要する
時間は大きいが、より大容量のキャッシュメモリを設け
ることが多く、キャッシュ上にデータのある確率は高く
なる。各プロセッサ（１）から共有キャッシュメモリ
（３３）へのアクセスは、システムバス（３１）・メモ
リコントローラ（３２）を経由して行われる。また、共
有キャッシュメモリ（３３）とメインメモリ（４）の間
でデータの転送が行われる。
マルチプロセッサシステムは図１のように、複数のプロ
セッサ（１）とシステムバス（３１）・メモリコントロ
ーラ（３２）およびメインメモリ（４）から構成され
る。通常は、それぞれのプロセッサ（１）にキャッシュ
メモリ（２）が設けられ、さらに共有キャッシュメモリ
（３３）が設けられることもある。なお、図において
は、以後、システムバス（３１）とメモリコントローラ
（３２）と共有キャッシュ（３３）をまとめてメモリコ
ントローラ・バス・共有キャッシュ（３）として図示す
る。共有メモリ型マルチプロセッサシステムでは、各プ
ロセッサ（１）は論理的には単一のメインメモリ（４）
を共有し、各プロセッサ（１）からメインメモリ（４）
へのアクセスは、システムバス（３１）・メモリコント
ローラ（３２）を経由して行われる。なお、システムバ
ス（３１）構成の替わりにスイッチ構成をとる場合もあ
る。キャッシュメモリ（２）はメインメモリ（４）上の
データの一部を各プロセッサが高速に読み書きできるよ
うにするためのもので、それぞれのプロセッサ（１）が
必要とするデータをそれぞれのプロセッサ（１）が格納
する。よって各プロセッサ（１）のキャッシュメモリ
（２）に格納されているデータは異なるアドレスのデー
タも含まれる。一方、共有キャッシュメモリ（３３）
は、複数のプロセッサで共有して利用されるため、複数
のプロセッサが必要とするデータなどが格納されてい
る。共有キャッシュメモリ（３３）はプロセッサ（１）
内のキャッシュメモリ（２）に較べてメインメモリ
（４）に近い位置に配置されるため、読み書きに要する
時間は大きいが、より大容量のキャッシュメモリを設け
ることが多く、キャッシュ上にデータのある確率は高く
なる。各プロセッサ（１）から共有キャッシュメモリ
（３３）へのアクセスは、システムバス（３１）・メモ
リコントローラ（３２）を経由して行われる。また、共
有キャッシュメモリ（３３）とメインメモリ（４）の間
でデータの転送が行われる。
【０００７】図２は、マルチプロセッサシステムにおけ
る並列処理の動作を模式的に示したものである。図２で
は、縦方向を時間軸として、８つのプロセッサが１つの
プログラム（６）を、逐次処理部分（７）をプロセッサ
＃０が、並列処理部分（８）をプロセッサ＃０〜＃７の
８つのプロセッサが実行する例を示している。逐次処理
部分（７）から並列処理部分（８）およびその逆、もし
くはある並列処理から別の並列処理に移る部分（図２に
おいては、並列処理２から並列処理３に移る部分）で
は、複数のプロセッサ間でデータ転送（９）するなどの
ためにタイミングをあわせる同期ポイント（５）があ
る。マルチプロセッサシステムで効率良く処理を行うた
めには、同期ポイントにおける処理を高速に行い、デー
タ転送（９）を効率的に行う必要がある。各同期ポイン
ト（５）では、例えば逐次処理１から並列処理１に移る
場合、逐次処理１を行っていたプロセッサ＃０から並列
処理１を行うプロセッサに対して必要なデータを配布す
るためのデータ転送（９）が行われ、並列処理１から逐
次処理２に移る場合、並列処理１を行っていたプロセッ
サから逐次処理を行うプロセッサ＃０にデータを集める
ためのデータ転送（９）が行われる。また、並列処理２
から並列処理３に移る場合、並列処理を行う各プロセッ
サ間でデータを交換するためのデータ転送（９）が行わ
れる。
る並列処理の動作を模式的に示したものである。図２で
は、縦方向を時間軸として、８つのプロセッサが１つの
プログラム（６）を、逐次処理部分（７）をプロセッサ
＃０が、並列処理部分（８）をプロセッサ＃０〜＃７の
８つのプロセッサが実行する例を示している。逐次処理
部分（７）から並列処理部分（８）およびその逆、もし
くはある並列処理から別の並列処理に移る部分（図２に
おいては、並列処理２から並列処理３に移る部分）で
は、複数のプロセッサ間でデータ転送（９）するなどの
ためにタイミングをあわせる同期ポイント（５）があ
る。マルチプロセッサシステムで効率良く処理を行うた
めには、同期ポイントにおける処理を高速に行い、デー
タ転送（９）を効率的に行う必要がある。各同期ポイン
ト（５）では、例えば逐次処理１から並列処理１に移る
場合、逐次処理１を行っていたプロセッサ＃０から並列
処理１を行うプロセッサに対して必要なデータを配布す
るためのデータ転送（９）が行われ、並列処理１から逐
次処理２に移る場合、並列処理１を行っていたプロセッ
サから逐次処理を行うプロセッサ＃０にデータを集める
ためのデータ転送（９）が行われる。また、並列処理２
から並列処理３に移る場合、並列処理を行う各プロセッ
サ間でデータを交換するためのデータ転送（９）が行わ
れる。
【０００８】マルチプロセッサ処理においては、プロセ
ッサ間で共有するデータに対するコヒーレンスの確保が
大きな問題である。特に、マルチプロセッサ間の同期に
関わるデータ転送は、厳密にコヒーレンスをとれる必要
がある一方、それら共有データの読み書きの速度は並列
処理性能に大きく影響するファクタである。しかしなが
ら、これらの解決のために複雑なハードウェアを実装す
ることは、コスト面での問題が大きい。そのため、これ
ら共有データのコヒーレンスを保ちながら高速なデータ
通信を簡単なハードウェアで行う方式を本発明で実現す
る。
ッサ間で共有するデータに対するコヒーレンスの確保が
大きな問題である。特に、マルチプロセッサ間の同期に
関わるデータ転送は、厳密にコヒーレンスをとれる必要
がある一方、それら共有データの読み書きの速度は並列
処理性能に大きく影響するファクタである。しかしなが
ら、これらの解決のために複雑なハードウェアを実装す
ることは、コスト面での問題が大きい。そのため、これ
ら共有データのコヒーレンスを保ちながら高速なデータ
通信を簡単なハードウェアで行う方式を本発明で実現す
る。
【０００９】図３は共有データレジスタ（１０）とプロ
セッサ間通信路（１１）を示したものである。プロセッ
サ間通信路としては、１対１に密にネットワークを張る
クロスバ方式や、通信ハブを設けてスター型にネットワ
ークを張る方式、リング状にネットワークを張る方式な
どが考えられる。クロスバ方式は、通信の高速性の面で
優れているが、複雑で高コストであり、さらにプロセッ
サの増加に対する柔軟性が低い。スター型はハブ部分に
通信が集中する点が問題である。リング型は、構造が最
も簡単でプロセッサ数の増加に対する柔軟性もあるが性
能は低い。本発明では、プロセッサ間通信路（１１）と
して、リング型ネットワークにおける、コヒーレンスを
保った通信方式を実現する。図３はプロセッサ間通信路
（１９）としてリング型を用いた実施例を示す。なお、
共有データレジスタ（１０）がなく、共有データを直接
メモリに書き込む実施例もある。
セッサ間通信路（１１）を示したものである。プロセッ
サ間通信路としては、１対１に密にネットワークを張る
クロスバ方式や、通信ハブを設けてスター型にネットワ
ークを張る方式、リング状にネットワークを張る方式な
どが考えられる。クロスバ方式は、通信の高速性の面で
優れているが、複雑で高コストであり、さらにプロセッ
サの増加に対する柔軟性が低い。スター型はハブ部分に
通信が集中する点が問題である。リング型は、構造が最
も簡単でプロセッサ数の増加に対する柔軟性もあるが性
能は低い。本発明では、プロセッサ間通信路（１１）と
して、リング型ネットワークにおける、コヒーレンスを
保った通信方式を実現する。図３はプロセッサ間通信路
（１９）としてリング型を用いた実施例を示す。なお、
共有データレジスタ（１０）がなく、共有データを直接
メモリに書き込む実施例もある。
【００１０】リング型ネットワークによるプロセッサ間
通信路（１１）をもったマルチプロセッサシステムにお
いて、共有データレジスタ（１０）への書き込みの動作
例を示したのが図４である。図４では、プロセッサ＃０
とプロセッサ＃２で同時に異なるデータＡ、Ｂを同一ア
ドレスに書き込んだ場合の動作を時間順に示している。
なお、共有データレジスタ（１０）のボックスはアドレ
スＸに対するデータバッファを模式的に示したものであ
る。リング型ネットワークのプロセッサ間通信路（１
１）上をあるアドレスXにＡを書き込むｗｒｉｔｅ Ａ
の要求がプロセッサ＃０からプロセッサ＃１→＃２→＃
３と伝達される。同様にして、同一のアドレスＸにＢを
書き込むｗｒｉｔｅ Ｂの要求がプロセッサ＃２からプ
ロセッサ＃３→＃０→＃１と伝達される。プロセッサ間
通信路（１１）をこのように書き込み要求を伝達する
と、最終的にはプロセッサ＃０・＃１ではアドレスＸに
データとしてＢが、プロセッサ＃２・＃３では同一アド
レスＸにＡが書き込まれた状態となる。この状態は、同
一アドレスＸへのロード命令でデータを読み出しても、
読み出すプロセッサによって読み出されるデータが異な
ることを意味する。通常は、ソフトウェアで同時に同一
アドレスへ異なるデータを書き込むことは禁止されるべ
きであるが、プログラムバグなどによってそのようなこ
とが起こった場合にも、ハードウェアではデータの最終
値をコヒーレンスの取れた状態にするべきである。
通信路（１１）をもったマルチプロセッサシステムにお
いて、共有データレジスタ（１０）への書き込みの動作
例を示したのが図４である。図４では、プロセッサ＃０
とプロセッサ＃２で同時に異なるデータＡ、Ｂを同一ア
ドレスに書き込んだ場合の動作を時間順に示している。
なお、共有データレジスタ（１０）のボックスはアドレ
スＸに対するデータバッファを模式的に示したものであ
る。リング型ネットワークのプロセッサ間通信路（１
１）上をあるアドレスXにＡを書き込むｗｒｉｔｅ Ａ
の要求がプロセッサ＃０からプロセッサ＃１→＃２→＃
３と伝達される。同様にして、同一のアドレスＸにＢを
書き込むｗｒｉｔｅ Ｂの要求がプロセッサ＃２からプ
ロセッサ＃３→＃０→＃１と伝達される。プロセッサ間
通信路（１１）をこのように書き込み要求を伝達する
と、最終的にはプロセッサ＃０・＃１ではアドレスＸに
データとしてＢが、プロセッサ＃２・＃３では同一アド
レスＸにＡが書き込まれた状態となる。この状態は、同
一アドレスＸへのロード命令でデータを読み出しても、
読み出すプロセッサによって読み出されるデータが異な
ることを意味する。通常は、ソフトウェアで同時に同一
アドレスへ異なるデータを書き込むことは禁止されるべ
きであるが、プログラムバグなどによってそのようなこ
とが起こった場合にも、ハードウェアではデータの最終
値をコヒーレンスの取れた状態にするべきである。
【００１１】図５は本発明による、リング型ネットワー
クのプロセッサ間通信路（１１）におけるコヒーレンス
を保った通信方式を模式的に示したものである。本発明
の１実施例としては、プロセッサ番号の最も若いプロセ
ッサをマスタ・プロセッサ、他のプロセッサをスレーブ
・プロセッサとして、マスタ・プロセッサのみ書き込み
を開始するようにする方式がある。図５では、プロセッ
サ＃０がマスタ・プロセッサとなり、プロセッサ＃１・
＃２・＃３がスレーブ・プロセッサとなる。マスタ・プ
ロセッサであるプロセッサ＃０から共有データレジスタ
（１０）への書き込みは、図５に示すように→→
→の順で各プロセッサの共有データレジスタ（１０）
に書き込まれる。一方スレーブ・プロセッサであるプロ
セッサ＃１から共有データレジスタ（１０）への書き込
みは、一度→→の順で実際の書き込みはせずに書
き込みの要求を伝達し、マスタ・プロセッサであるプロ
セッサ＃０に伝達される。そして、プロセッサ＃０から
→→→の順で各プロセッサの共有データレジス
タ（１０）に実際の書き込みが行われる。他のスレーブ
・プロセッサの動作も同様にマスタプロセッサであるプ
ロセッサ＃０までの伝達は実際の書き込みはせずに書き
込み要求の伝達だけであり、プロセッサ＃０から順に実
際の書き込みが行われる。各プロセッサは、他のプロセ
ッサからの要求の到着と自プロセッサからの書き込み要
求の発生が同時に起こった場合には、他のプロセッサか
らの要求を優先的に処理し、自プロセッサからの要求は
他のプロセッサからの要求がない場合に行う。
クのプロセッサ間通信路（１１）におけるコヒーレンス
を保った通信方式を模式的に示したものである。本発明
の１実施例としては、プロセッサ番号の最も若いプロセ
ッサをマスタ・プロセッサ、他のプロセッサをスレーブ
・プロセッサとして、マスタ・プロセッサのみ書き込み
を開始するようにする方式がある。図５では、プロセッ
サ＃０がマスタ・プロセッサとなり、プロセッサ＃１・
＃２・＃３がスレーブ・プロセッサとなる。マスタ・プ
ロセッサであるプロセッサ＃０から共有データレジスタ
（１０）への書き込みは、図５に示すように→→
→の順で各プロセッサの共有データレジスタ（１０）
に書き込まれる。一方スレーブ・プロセッサであるプロ
セッサ＃１から共有データレジスタ（１０）への書き込
みは、一度→→の順で実際の書き込みはせずに書
き込みの要求を伝達し、マスタ・プロセッサであるプロ
セッサ＃０に伝達される。そして、プロセッサ＃０から
→→→の順で各プロセッサの共有データレジス
タ（１０）に実際の書き込みが行われる。他のスレーブ
・プロセッサの動作も同様にマスタプロセッサであるプ
ロセッサ＃０までの伝達は実際の書き込みはせずに書き
込み要求の伝達だけであり、プロセッサ＃０から順に実
際の書き込みが行われる。各プロセッサは、他のプロセ
ッサからの要求の到着と自プロセッサからの書き込み要
求の発生が同時に起こった場合には、他のプロセッサか
らの要求を優先的に処理し、自プロセッサからの要求は
他のプロセッサからの要求がない場合に行う。
【００１２】なお、マスタ・プロセッサの決定は、プロ
セッサ間通信路（１１）上で次のようにプロセッサ番号
を伝達することで決定できる。 （１）各プロセッサは自プロセッサのプロセッサ番号を
プロセッサ間通信路（１１）に送信する。 （２）各プロセッサは、プロセッサ間通信路（１１）か
ら他のプロセッサ番号を受け取ったら、自プロセッサの
プロセッサ番号と比較し、自プロセッサのプロセッサ番
号の方が値が小さければ自プロセッサの番号を、自プロ
セッサのプロセッサ番号の方が値が大きければそのまま
の番号をプロセッサ間通信路（１１）に送信し自プロセ
ッサはスレーブ・プロセッサとなる。また、受け取った
プロセッサ番号が自プロセッサのプロセッサ番号と同一
の場合には、自プロセッサがマスタ・プロセッサとな
る。
セッサ間通信路（１１）上で次のようにプロセッサ番号
を伝達することで決定できる。 （１）各プロセッサは自プロセッサのプロセッサ番号を
プロセッサ間通信路（１１）に送信する。 （２）各プロセッサは、プロセッサ間通信路（１１）か
ら他のプロセッサ番号を受け取ったら、自プロセッサの
プロセッサ番号と比較し、自プロセッサのプロセッサ番
号の方が値が小さければ自プロセッサの番号を、自プロ
セッサのプロセッサ番号の方が値が大きければそのまま
の番号をプロセッサ間通信路（１１）に送信し自プロセ
ッサはスレーブ・プロセッサとなる。また、受け取った
プロセッサ番号が自プロセッサのプロセッサ番号と同一
の場合には、自プロセッサがマスタ・プロセッサとな
る。
【００１３】図6は、図４と同様にプロセッサ＃０から
アドレスＸに対するデータＡの書き込み要求が、プロセ
ッサ＃２から同一アドレスＸに対するデータＢの書き込
み要求が同時に発生した場合に、本発明による方式で共
有データレジスタ（１０）への書き込みを行った場合の
動作を示した図である。最初にプロセッサ＃０からのデ
ータＡの書き込み要求は、プロセッサ＃０がマスタ・プ
ロセッサであるので、プロセッサ＃０から順に共有デー
タレジスタ（１０）にデータＡの書き込みを実行してい
く。一方、プロセッサ＃２はスレーブ・プロセッサであ
るので、プロセッサ＃３に対して実際のデータＢの書き
込みは行わずに書き込み要求を伝達する。この要求がマ
スタ・プロセッサであるプロセッサ＃０に到達すると、
プロセッサ＃０から順に共有データレジスタ（１０）に
データＢの書き込みを実行していく。これによりすべて
のプロセッサにおいて、まずデータＡが共有データレジ
スタ（１０）に書き込まれ、続いてデータＢが上書きさ
れるので、最終的にはすべてのプロセッサの共有データ
レジスタ（１０）の値はＢで一致する。
アドレスＸに対するデータＡの書き込み要求が、プロセ
ッサ＃２から同一アドレスＸに対するデータＢの書き込
み要求が同時に発生した場合に、本発明による方式で共
有データレジスタ（１０）への書き込みを行った場合の
動作を示した図である。最初にプロセッサ＃０からのデ
ータＡの書き込み要求は、プロセッサ＃０がマスタ・プ
ロセッサであるので、プロセッサ＃０から順に共有デー
タレジスタ（１０）にデータＡの書き込みを実行してい
く。一方、プロセッサ＃２はスレーブ・プロセッサであ
るので、プロセッサ＃３に対して実際のデータＢの書き
込みは行わずに書き込み要求を伝達する。この要求がマ
スタ・プロセッサであるプロセッサ＃０に到達すると、
プロセッサ＃０から順に共有データレジスタ（１０）に
データＢの書き込みを実行していく。これによりすべて
のプロセッサにおいて、まずデータＡが共有データレジ
スタ（１０）に書き込まれ、続いてデータＢが上書きさ
れるので、最終的にはすべてのプロセッサの共有データ
レジスタ（１０）の値はＢで一致する。
【００１４】図７は、共有データレジスタ（１０）の他
にバッファ（１２）をもうけた本発明の実施例である。
プロセッサ間通信路（１１）は、データ通信路（１５）
とアドレス・コマンド通信路（１６）から構成され、デ
ータ通信路（１５）で転送されるデータは、まずバッフ
ァ（１２）のデータ格納部（１３）に登録される。ま
た、アドレス・コマンド通信路（１６）で転送されるア
ドレス・データ転送ＩＤは、まずバッファ（１２）のア
ドレス格納部（１４）に登録される。アドレス・コマン
ド通信路へは、データを書き込むべきアドレスの他に該
当データ転送の識別ＩＤ、データの書き込みを命令する
コマンド、データを書き込まずに転送することを命令す
るコマンド、該当ＩＤのデータをバッファ（１２）から
共有データレジスタ（１０）へ書き込みことを命令する
コマンド、データの書き込みを完了したことを通知する
コマンド、前記マスタ・プロセッサ、スレーブ・プロセ
ッサを決定するためのプロセッサ番号を通知するコマン
ド、データの読み出しを命令するコマンド、データおよ
びアドレスの初期化を命令するコマンドが伝送される。
なお、データとアドレス・コマンドの対応関係が特定で
きれば、データとアドレス・コマンドは同時刻に到着す
る必要性はない。
にバッファ（１２）をもうけた本発明の実施例である。
プロセッサ間通信路（１１）は、データ通信路（１５）
とアドレス・コマンド通信路（１６）から構成され、デ
ータ通信路（１５）で転送されるデータは、まずバッフ
ァ（１２）のデータ格納部（１３）に登録される。ま
た、アドレス・コマンド通信路（１６）で転送されるア
ドレス・データ転送ＩＤは、まずバッファ（１２）のア
ドレス格納部（１４）に登録される。アドレス・コマン
ド通信路へは、データを書き込むべきアドレスの他に該
当データ転送の識別ＩＤ、データの書き込みを命令する
コマンド、データを書き込まずに転送することを命令す
るコマンド、該当ＩＤのデータをバッファ（１２）から
共有データレジスタ（１０）へ書き込みことを命令する
コマンド、データの書き込みを完了したことを通知する
コマンド、前記マスタ・プロセッサ、スレーブ・プロセ
ッサを決定するためのプロセッサ番号を通知するコマン
ド、データの読み出しを命令するコマンド、データおよ
びアドレスの初期化を命令するコマンドが伝送される。
なお、データとアドレス・コマンドの対応関係が特定で
きれば、データとアドレス・コマンドは同時刻に到着す
る必要性はない。
【００１５】図８は、図４と同様にプロセッサ＃０から
アドレスＸに対するデータＡの書き込み要求が、プロセ
ッサ＃２から同一アドレスＸに対するデータＢの書き込
み要求が同時に発生した場合に、図７に示した本発明に
よる方式で共有データレジスタ（１０）への書き込みを
行った場合の動作を示した図である。なお、図８で網掛
け矢印は、該当通信路または配線上をデータもしくはア
ドレス、コマンドが送信されていることを示す。プロセ
ッサ＃０はマスタ・プロセッサであり、プロセッサ＃０
からはデータ通信路（１５）上にデータＡ、アドレス・
コマンド通信路（１６）上にアドレスＸへの書き込み命
令が送信される。各プロセッサでは、このデータ転送を
受けて、まずバッファ（１２）にデータＡおよびアドレ
スＸを登録し、続いて共有データレジスタ（１０）のア
ドレスＸのデータを登録すべき箇所にデータＡを書き込
む。なお、最後のスレーブ・プロセッサであるプロセッ
サ＃３は、データＡのデータ転送を受けたら、データＡ
のデータ転送処理の完了のみを通知すればよい。そのた
めには、プロセッサ＃３は、自分が最後のスレーブ・プ
ロセッサであることを認識している必要がある。なお、
プロセッサ＃３は、そのままのデータおよびアドレス・
コマンドをマスタ・プロセッサであるプロセッサ＃０に
転送してもよいが、その場合には、マスタ・プロセッサ
は、プロセッサ間通信路から受信した書き込みコマンド
を完了通知と解釈すればよい。
アドレスＸに対するデータＡの書き込み要求が、プロセ
ッサ＃２から同一アドレスＸに対するデータＢの書き込
み要求が同時に発生した場合に、図７に示した本発明に
よる方式で共有データレジスタ（１０）への書き込みを
行った場合の動作を示した図である。なお、図８で網掛
け矢印は、該当通信路または配線上をデータもしくはア
ドレス、コマンドが送信されていることを示す。プロセ
ッサ＃０はマスタ・プロセッサであり、プロセッサ＃０
からはデータ通信路（１５）上にデータＡ、アドレス・
コマンド通信路（１６）上にアドレスＸへの書き込み命
令が送信される。各プロセッサでは、このデータ転送を
受けて、まずバッファ（１２）にデータＡおよびアドレ
スＸを登録し、続いて共有データレジスタ（１０）のア
ドレスＸのデータを登録すべき箇所にデータＡを書き込
む。なお、最後のスレーブ・プロセッサであるプロセッ
サ＃３は、データＡのデータ転送を受けたら、データＡ
のデータ転送処理の完了のみを通知すればよい。そのた
めには、プロセッサ＃３は、自分が最後のスレーブ・プ
ロセッサであることを認識している必要がある。なお、
プロセッサ＃３は、そのままのデータおよびアドレス・
コマンドをマスタ・プロセッサであるプロセッサ＃０に
転送してもよいが、その場合には、マスタ・プロセッサ
は、プロセッサ間通信路から受信した書き込みコマンド
を完了通知と解釈すればよい。
【００１６】一方、プロセッサ＃２から送信されたアド
レスＸへのデータＢの書き込みは、プロセッサ＃２がス
レーブ・プロセッサであるので、アドレス・コマンド通
信路（１６）へはアドレスＸに対する書き込みはせずに
データを転送するコマンドを送信する。各プロセッサは
このデータ通信により、バッファ（１２）にデータＢお
よびアドレスＸを登録するが、共有データレジスタ（１
０）への書き込みは行わない。このデータ転送がマスタ
・プロセッサに到達すると、マスタ・プロセッサはアド
レス・コマンド通信路（１６）へ送信するアドレス・コ
マンドをアドレスＸへの書き込み命令に変換して送信す
る。これにより以降は各プロセッサにおいて前記データ
Ａと同様の方法によりデータＢが共有データレジスタ
（１０）へ書き込まれていく。このアドレスＸへのデー
タＢの書き込み命令は送信元であるプロセッサ＃２に到
達すると、該当データ転送ＩＤのデータをバッファ（１
２）から共有データレジスタ（１０）へ書き込む命令に
変換して送信し、データは送信しない。これはバッファ
（１２）にデータＢがすでに登録されているためであ
る。
レスＸへのデータＢの書き込みは、プロセッサ＃２がス
レーブ・プロセッサであるので、アドレス・コマンド通
信路（１６）へはアドレスＸに対する書き込みはせずに
データを転送するコマンドを送信する。各プロセッサは
このデータ通信により、バッファ（１２）にデータＢお
よびアドレスＸを登録するが、共有データレジスタ（１
０）への書き込みは行わない。このデータ転送がマスタ
・プロセッサに到達すると、マスタ・プロセッサはアド
レス・コマンド通信路（１６）へ送信するアドレス・コ
マンドをアドレスＸへの書き込み命令に変換して送信す
る。これにより以降は各プロセッサにおいて前記データ
Ａと同様の方法によりデータＢが共有データレジスタ
（１０）へ書き込まれていく。このアドレスＸへのデー
タＢの書き込み命令は送信元であるプロセッサ＃２に到
達すると、該当データ転送ＩＤのデータをバッファ（１
２）から共有データレジスタ（１０）へ書き込む命令に
変換して送信し、データは送信しない。これはバッファ
（１２）にデータＢがすでに登録されているためであ
る。
【００１７】図９は、図３に示した共有データレジスタ
（１０）とプロセッサ間通信路（１１）に遅延時間格納
部（１８）を加えた構成を示したものである。各プロセ
ッサは、データ転送の際にプロセッサ固有のプロセッサ
識別ＩＤを付加して送信し、遅延時間格納部（１８）に
はこのプロセッサ識別ＩＤを登録する。プロセッサ識別
ＩＤは、全プロセッサ数をＹとすると、マスタ・プロセ
ッサがＹ−１、以下リング網に接続されている順にＹ−
２、Ｙ−３、…、１、０と１ずつ減少させる。あるプロ
セッサから次のプロセッサへのデータ転送に要する時間
を１として、共有データレジスタ（１２）への実際のデ
ータ登録は遅延時間格納部（１８）に登録された値だけ
の時間を遅延させて行う。プロセッサ識別ＩＤがＺのプ
ロセッサは、前記プロセッサ識別ＩＤの決定方法によれ
ば、プロセッサ識別ＩＤ０のプロセッサに比べて、時間
Ｚだけ早くデータ転送が完了する。よって、時間Ｚだけ
共有データレジスタ（１２）への実際のデータ登録を遅
延させることで、データ転送を開始した際の絶対時間で
データ書き込みの順序関係を保証することが可能とな
る。なお、この際に同時にデータ転送を開始したデータ
の場合、同時に共有データレジスタ（１２）へのデータ
登録を行うこととなるが、同一アドレスであった場合や
書き込みを行うためのリソースに競合が発生した場合に
は、全プロセッサで共通化してあるプロセッサ識別ＩＤ
に応じた優先制御を行うことで、コヒーレンスを保つこ
とが可能である。
（１０）とプロセッサ間通信路（１１）に遅延時間格納
部（１８）を加えた構成を示したものである。各プロセ
ッサは、データ転送の際にプロセッサ固有のプロセッサ
識別ＩＤを付加して送信し、遅延時間格納部（１８）に
はこのプロセッサ識別ＩＤを登録する。プロセッサ識別
ＩＤは、全プロセッサ数をＹとすると、マスタ・プロセ
ッサがＹ−１、以下リング網に接続されている順にＹ−
２、Ｙ−３、…、１、０と１ずつ減少させる。あるプロ
セッサから次のプロセッサへのデータ転送に要する時間
を１として、共有データレジスタ（１２）への実際のデ
ータ登録は遅延時間格納部（１８）に登録された値だけ
の時間を遅延させて行う。プロセッサ識別ＩＤがＺのプ
ロセッサは、前記プロセッサ識別ＩＤの決定方法によれ
ば、プロセッサ識別ＩＤ０のプロセッサに比べて、時間
Ｚだけ早くデータ転送が完了する。よって、時間Ｚだけ
共有データレジスタ（１２）への実際のデータ登録を遅
延させることで、データ転送を開始した際の絶対時間で
データ書き込みの順序関係を保証することが可能とな
る。なお、この際に同時にデータ転送を開始したデータ
の場合、同時に共有データレジスタ（１２）へのデータ
登録を行うこととなるが、同一アドレスであった場合や
書き込みを行うためのリソースに競合が発生した場合に
は、全プロセッサで共通化してあるプロセッサ識別ＩＤ
に応じた優先制御を行うことで、コヒーレンスを保つこ
とが可能である。
【００１８】図１０は図９と同様の遅延時間格納部をバ
ッファ（１２）をもった図７の構成に追加したものであ
る。図９と同様にして、共有データレジスタ（１２）へ
のデータ登録を、データ転送を開始した際の絶対時間の
順序関係を保証して行うことができる。図９の構成との
差異は、データ登録の遅延をバッファ（１２）でデータ
を保持することで行う点である。
ッファ（１２）をもった図７の構成に追加したものであ
る。図９と同様にして、共有データレジスタ（１２）へ
のデータ登録を、データ転送を開始した際の絶対時間の
順序関係を保証して行うことができる。図９の構成との
差異は、データ登録の遅延をバッファ（１２）でデータ
を保持することで行う点である。
【００１９】
【発明の効果】本発明よれば、マルチプロセッサシステ
ムにおけるコヒーレンスを保ったデータ転送処理を高速
に実現することができる。また、バッファをもうけるこ
とにより通信路のトラフィックを削減し、通信路の使用
効率を高めたデータ転送処理を行える。さらに、データ
書き込み処理のタイミングにデータ発信元のプロセッサ
に応じた遅延をもたせることで、データ書き込みの絶対
時間での順序関係を保証することが可能となる。
ムにおけるコヒーレンスを保ったデータ転送処理を高速
に実現することができる。また、バッファをもうけるこ
とにより通信路のトラフィックを削減し、通信路の使用
効率を高めたデータ転送処理を行える。さらに、データ
書き込み処理のタイミングにデータ発信元のプロセッサ
に応じた遅延をもたせることで、データ書き込みの絶対
時間での順序関係を保証することが可能となる。
【図１】本発明が対象とする共有メモリ型マルチプロセ
ッサシステムの構成を示す図である。
ッサシステムの構成を示す図である。
【図２】本発明が扱うマルチプロセッサシステムにおけ
る並列処理およびデータ転送の関係を示す模式図であ
る。
る並列処理およびデータ転送の関係を示す模式図であ
る。
【図３】本発明による共有データレジスタおよびプロセ
ッサ間通信路を用意した共有メモリ型マルチプロセッサ
システムの構成を示す図である。
ッサ間通信路を用意した共有メモリ型マルチプロセッサ
システムの構成を示す図である。
【図４】本発明によるリング網で結合されたデータ転送
処理の例を示す図である。
処理の例を示す図である。
【図５】本発明によるリング網で結合されたデータ転送
処理においてコヒーレンスを保つ処理方法を示す模式図
である。
処理においてコヒーレンスを保つ処理方法を示す模式図
である。
【図６】本発明によるリング網で結合されたデータ転送
処理においてコヒーレンスを保つ処理方法に基づく動作
例を示す模式図である。
処理においてコヒーレンスを保つ処理方法に基づく動作
例を示す模式図である。
【図７】本発明による共有データレジスタおよびプロセ
ッサ間通信路に加えてバッファを用意した共有メモリ型
マルチプロセッサシステムの構成を示す図である。
ッサ間通信路に加えてバッファを用意した共有メモリ型
マルチプロセッサシステムの構成を示す図である。
【図８】本発明によるリング網で結合されたデータ転送
処理においてバッファを用いたコヒーレンスを保つ処理
方法に基づく動作例を示す模式図である。
処理においてバッファを用いたコヒーレンスを保つ処理
方法に基づく動作例を示す模式図である。
【図９】本発明による共有データレジスタおよびプロセ
ッサ間通信路に加えて遅延時間格納部を用意した共有メ
モリ型マルチプロセッサシステムの構成を示す図であ
る。
ッサ間通信路に加えて遅延時間格納部を用意した共有メ
モリ型マルチプロセッサシステムの構成を示す図であ
る。
【図１０】本発明による共有データレジスタおよびプロ
セッサ間通信路に加えてバッファおよび遅延時間格納部
を用意した共有メモリ型マルチプロセッサシステムの構
成を示す図である。
セッサ間通信路に加えてバッファおよび遅延時間格納部
を用意した共有メモリ型マルチプロセッサシステムの構
成を示す図である。
１ プロセッサ
２ キャッシュメモリ
３ メモリコントローラ・バス・共有キャッシュメモリ
４ メインメモリ
５ 同期ポイント
６ プログラムコード
７ 逐次処理コード
８ 並列処理コード
９ データ転送
１０ 共有データレジスタ
１１ プロセッサ間通信路
１２ バッファ
１３ データ格納部
１４ アドレス格納部
１５ データ通信路
１６ アドレス・コマンド通信路
１７ データ格納部
１８ 遅延時間格納部
１９ 遅延時間格納部
３１ システムバス
３２ メモリコントローラ
３３ 共有キャッシュメモリ
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０４Ｌ 12/42 Ｈ０４Ｌ 12/42 Ｚ
Ｆターム(参考） 5B045 BB13 BB32 DD01
5B077 BA02 BA06 GG15
5K031 BA02 CA13 CB20 DA02 DB10
Claims (4)
- 【請求項１】 複数のプロセッサと、メモリで構成され
る共有メモリ型マルチプロセッサシステムにおけるデー
タ通信方法であって、 前記各プロセッサに、共有データを格納するための自プ
ロセッサ用のレジスタを設け、各プロセッサ間をリング
網で結合し、前記複数のプロセッサの内の１つのプロセ
ッサを主プロセッサとし、他のプロセッサを従プロセッ
サとし、該従プロセッサは前記各プロセッサ上の前記レ
ジスタにデータを書き込む場合にリング網上で書き込み
を行うデータを前記主プロセッサに転送し、該主プロセ
ッサからリング網を経由して全てのプロセッサ上の前記
レジスタに前記書き込みを行うデータを書き込むことを
特徴とするデータ通信方法。 - 【請求項２】 請求項1記載のデータ通信方法であっ
て、 各プロセッサはリング網上を転送されるデータを一時的
に保持するバッファを持ち、前記主プロセッサからリン
グ網を経由して全てのプロセッサに書き込みを許可する
信号が到着するまで該バッファにデータを保持し、該信
号の到着により前記レジスタへデータを格納することを
特徴とするデータ通信方法。 - 【請求項３】 請求項１記載のデータ通信方法であっ
て、 前記各プロセッサは固有の識別番号を持ち、各プロセッ
サはデータ転送の際に前記識別番号を付加してリング網
上を転送し、前記主プロセッサがリング網を経由して全
てのプロセッサ上の前記レジスタに前記書き込みを行う
データ転送を行う際に該データ転送に付加された前記識
別番号に応じた遅延を付加した上で送信することを特徴
とするデータ通信方法。 - 【請求項４】 請求項２記載のデータ通信方法であっ
て、 前記各プロセッサは固有の識別番号を持ち、各プロセッ
サはデータ転送の際に前記識別番号を付加してリング網
上を転送し、前記主プロセッサからリング網を経由して
全てのプロセッサに書き込みを許可する信号の到着によ
り前記バッファから前記レジスタへデータを格納する際
に、該識別番号に応じた遅延を付加することを特徴とす
るデータ通信方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002070099A JP2003271574A (ja) | 2002-03-14 | 2002-03-14 | 共有メモリ型マルチプロセッサシステムにおけるデータ通信方法 |
| US10/217,485 US7155540B2 (en) | 2002-03-14 | 2002-08-14 | Data communication method in shared memory multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002070099A JP2003271574A (ja) | 2002-03-14 | 2002-03-14 | 共有メモリ型マルチプロセッサシステムにおけるデータ通信方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003271574A true JP2003271574A (ja) | 2003-09-26 |
Family
ID=28035040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002070099A Pending JP2003271574A (ja) | 2002-03-14 | 2002-03-14 | 共有メモリ型マルチプロセッサシステムにおけるデータ通信方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7155540B2 (ja) |
| JP (1) | JP2003271574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014060473A (ja) * | 2012-09-14 | 2014-04-03 | Toshiba Corp | 無線伝送システム及び無線伝送方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7493417B2 (en) * | 2002-12-12 | 2009-02-17 | International Business Machines Corporation | Method and data processing system for microprocessor communication using a processor interconnect in a multi-processor system |
| US7359932B2 (en) * | 2002-12-12 | 2008-04-15 | International Business Machines Corporation | Method and data processing system for microprocessor communication in a cluster-based multi-processor system |
| US7360067B2 (en) * | 2002-12-12 | 2008-04-15 | International Business Machines Corporation | Method and data processing system for microprocessor communication in a cluster-based multi-processor wireless network |
| US7356568B2 (en) * | 2002-12-12 | 2008-04-08 | International Business Machines Corporation | Method, processing unit and data processing system for microprocessor communication in a multi-processor system |
| US7162573B2 (en) * | 2003-06-25 | 2007-01-09 | Intel Corporation | Communication registers for processing elements |
| US7894426B2 (en) * | 2005-02-04 | 2011-02-22 | Hewlett-Packard Development Company, L.P. | Conduit port for network chips |
| JP2007148709A (ja) * | 2005-11-28 | 2007-06-14 | Hitachi Ltd | プロセッサシステム |
| US8953489B2 (en) * | 2011-12-15 | 2015-02-10 | International Business Machines Corporation | Selecting a master processor from an ambiguous peer group |
| CN103377086A (zh) * | 2012-04-27 | 2013-10-30 | 华为技术有限公司 | 用于异步多核系统操作共享资源的方法、装置及系统 |
| CN110352590A (zh) * | 2018-02-05 | 2019-10-18 | 思科技术公司 | 具有多个插槽的可配置存储服务器 |
| EP3767481A1 (de) * | 2019-07-19 | 2021-01-20 | PLS Patent-, Lizenz- und Schutzrechte Verwertung GmbH | Prozessor |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097409A (en) * | 1988-06-30 | 1992-03-17 | Wang Laboratories, Inc. | Multi-processor system with cache memories |
| JPH0241535A (ja) | 1988-08-02 | 1990-02-09 | Seiichi Miyazaki | データ処理装置 |
| JPH05189380A (ja) | 1992-01-14 | 1993-07-30 | Fujitsu Ltd | 共通データ管理方式 |
| US5551048A (en) * | 1994-06-03 | 1996-08-27 | Digital Equipment Corporation | Ring based distributed communication bus for a multiprocessor network |
| KR100240572B1 (ko) * | 1996-12-05 | 2000-01-15 | 윤종용 | 프로그램 메모리를 공유하는 멀티 프로세서 시스템 |
| US6253292B1 (en) * | 1997-08-22 | 2001-06-26 | Seong Tae Jhang | Distributed shared memory multiprocessor system based on a unidirectional ring bus using a snooping scheme |
| US6112283A (en) | 1998-08-06 | 2000-08-29 | Intel Corporation | Out-of-order snooping for multiprocessor computer systems |
| US6557056B1 (en) * | 1998-12-30 | 2003-04-29 | Nortel Networks Limited | Method and apparatus for exchanging data between transactional and non-transactional input/output systems in a multi-processing, shared memory environment |
| US6496902B1 (en) * | 1998-12-31 | 2002-12-17 | Cray Inc. | Vector and scalar data cache for a vector multiprocessor |
| JP4049957B2 (ja) | 1999-10-29 | 2008-02-20 | 富士ゼロックス株式会社 | マルチプロセッサシステム |
| US6976155B2 (en) * | 2001-06-12 | 2005-12-13 | Intel Corporation | Method and apparatus for communicating between processing entities in a multi-processor |
| US6839808B2 (en) * | 2001-07-06 | 2005-01-04 | Juniper Networks, Inc. | Processing cluster having multiple compute engines and shared tier one caches |
-
2002
- 2002-03-14 JP JP2002070099A patent/JP2003271574A/ja active Pending
- 2002-08-14 US US10/217,485 patent/US7155540B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014060473A (ja) * | 2012-09-14 | 2014-04-03 | Toshiba Corp | 無線伝送システム及び無線伝送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7155540B2 (en) | 2006-12-26 |
| US20030177273A1 (en) | 2003-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5263169A (en) | Bus arbitration and resource management for concurrent vector signal processor architecture | |
| US5043873A (en) | Method of parallel processing for avoiding competition control problems and data up dating problems common in shared memory systems | |
| US3323109A (en) | Multiple computer-multiple memory system | |
| US7610451B2 (en) | Data transfer mechanism using unidirectional pull bus and push bus | |
| US6453367B2 (en) | Methods and apparatus for providing direct memory access control | |
| JP2003271574A (ja) | 共有メモリ型マルチプロセッサシステムにおけるデータ通信方法 | |
| JPH06266615A (ja) | 順次データ転送型メモリ及び順次データ転送型メモリを用いたコンピュータシステム | |
| JP3431941B2 (ja) | データ処理システムにおける命令の実行順序を決定する方法および装置 | |
| EP2437159B1 (en) | Apparatus for data comparison and control method thereof | |
| JP2591502B2 (ja) | 情報処理システムおよびそのバス調停方式 | |
| US7254667B2 (en) | Data transfer between an external data source and a memory associated with a data processor | |
| JP2001236335A (ja) | 分散メモリ型並列計算機及びそのデータ転送終了確認方法 | |
| JP3808525B2 (ja) | ライト及び／もしくはリードアクセス優先順位管理装置 | |
| JPH04286048A (ja) | 競合最小化プロセッサおよびシステム・バス・システム | |
| JP2006285872A (ja) | マルチｃｐｕシステム | |
| WO2011030498A1 (ja) | データ処理装置及びデータ処理方法 | |
| JPH1185673A (ja) | 共有バスの制御方法とその装置 | |
| JP2699873B2 (ja) | バス制御回路 | |
| JP2001273191A (ja) | コンピュータシステム | |
| JPH03241442A (ja) | ストアバッファ制御方式 | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JPS5975354A (ja) | プロセッサ装置 | |
| EP1990725A1 (en) | Central processing unit, central processing unit control method, and information processing system | |
| JP3791463B2 (ja) | 演算装置及びデータ転送システム | |
| JP2000067008A (ja) | マルチプロセッサシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040318 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050309 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060317 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060411 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060612 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070320 |