JPH03241442A - ストアバッファ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プロセッサからのメモリ装置へのライト要求
を一時的に格納するストアバッファを持つデータ処理シ
ステムにおいて、メモリリードのアクセス時間を高速化
するのに好適なストアバッファ制御方式に関する。

〔従来の技術〕

従来、データ処理システムにおいて、プロセッサからの
メモリ装置に対するアクセス時間を高速化する手法とし
て、プロセッサからのライト要求をプロセッサとメモリ
装置間に設置したストアバッファに一時的に蓄積し、プ
ロセッサはライト要求をストアバッファに登録した時点
でライト動作を完了する方式がある。ストアバッファが
らメモリ装置への実際のライト動作は、ストアバッファ
が満杯などの場合に行う。

〔発明が解決しようとする課題〕

従来方式では、メモリリードのアクセス時間を高速化す
ることには配慮されておらず、プロセッサからのリード
要求はストアバッファに蓄積されているライト要求を実
行した後に行っている。このため、ストアバッファ内に
ライト要求が蓄積されている場合、プロセッサからのリ
ード要求はライト要求の完了まで待ち合わせる必要があ
り、リート要求のアクセス時間が増加する問題がある。

本発明の目的は、上記従来の問題点を改善し、プロセッ
サからのリード要求のアクセス時間を高速化できるスト
アバッファ制御方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、請求項（１）では、プロセ
ッサとメモリ装置の間にストアバッファを設け、プロセ
ッサからのライト要求を一時的にストアバッファに蓄積
し、その時点でライト動作を完了させるデータ処理シス
テムにおいて、プロセッサからのリード要求を検出する
と、該リード要求のアドレスをストアバッファに蓄積さ
れているライト要求のアドレスと比較し、一致するライ
ト要求がある場合には、該当する最新のライト要求デー
タを返送するか、またはリード要求の実行を待ち合せし
、該当するライト要求実行後にリード要求を実行し、一
致するライト要求がない場合には、ストアバッファに蓄
積されたライト要求に先行してリード要求を実行するこ
とを特徴とする。

また、請求項（２）では、プロセッサからのり一ド要求
を検出すると、該リード要求に先行して実行すると共に
、該リード要求のアドレスをストアバッファに蓄積され
ているライト要求のアドレスと比較し、一致するライト
要求がある場合にはリード結果を取り消し、該当する最
新のライト要求データを返送するか、または、該当する
ライト要求実行後にリード要求を再実行し、一致するラ
イト要求がない場合にはリード結果をプロセッサに送出
することを特徴とする。

〔作　用〕

請求項（１）では、リード要求を検出した場合、ストア
バッファに同一アドレスに対するライト要求が蓄積され
ているかチエツクし、一致するライト要求がある場合に
は該当する最新のライト要求データをリード結果として
使用するか、ライト要求実行後にリード要求を実行する
ため、プロセッサの発行したり−ド／ライト要求の実行
順序を保証することが可能である。また、一致したライ
ト要求がない場合にはストアバッファに蓄積されたライ
ト要求に先行してリード要求を実行するため、リード要
求のアクセス時間を高速化できる。

請求項（２）は、ストアバッファに蓄積されているライ
ト要求のアドレスとプロセッサからのリード要求のアド
レスが一致する確率が一般に小さいことに着目するもの
で、同一アドレスに対するライト要求の有無を判定する
動作とリード要求の実行を同時に開始することにより、
一致するライト要求がストアバッファに蓄積されていな
い場合、請求項（１）に比較してリード要求のアクセス
時間をより高速化できる。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明によるデータ処理システムの一実施例の
ブロック図である。本データ処理システムは、プロセッ
サ１、メモリ装置２、バス３、ストアバッファ装［４か
らなる。プロセッサ１はメモリ装置２に対してリード／
ライト要求を発生する。メモリ装ｗ２は、データ処理シ
ステムで使用する各種データを格納し、プロセッサ２か
らのす−ド／ライト要求を実行する。バス３はプロセッ
サーストアバッファ間及びストアバッファーメモリ装置
間のアドレス、データ及び各種制御情報に関する通信手
段を提供する。ストアバッファ装置４は、レジスタ群５
、比較回路６、セレクタ７、制御回路８からなり、プロ
セッサエからのライト要求を一時的に蓄積する共にメモ
リ装置２に対するリード／ライト要求を制御する。

ストアバッファ装置４において、レジスタ群５は複数の
レジスタからなり、プロセッサ１からのライト要求（ア
ドレス／データ）をＦＩＦ○（Ｆ　１ｒｓｔ　Ｉ　ｎ　
Ｆ　１ｒｓｔ　０ｕｔ）形式に格納する。比較回路６は
、プロセッサ１からのリード要求アドレスとレジスタ群
５に蓄積されたストア要求アドレスを比較し、比較結果
を制御回路８に通知する。

セレクタ７は、メモリ装置２に対するメモリアクセス要
求を選択する。制御回路８は、プロセッサエからのリー
ト／ライト要求をバス４経由で検出し、レジスタ群５へ
のライト要求の登録及びメモリ装置２に対するリード／
ライト要求の実行を制御する。

第２図は比較回路６の構成例を示したものである。（ａ
）はレジスタ群５の各レジスタ対応に比較器１１を設け
、レジスタ群５に蓄積されている全ライト要求アドレス
とプロセッサエからのリード要求アドレスを同時に比較
し、各比較器１１の比較結果をオア回路１２で論理和す
るものである。

この構成の場合、比較時間は短いが、金物量が多くなる
。（ｂ）は一つの比較器１４を設け、レジスタ群５のラ
イト要求アドレスをセレクタ１３で順番に選択し、該選
択したライト要求アドレスとプロセッサｌからのリード
要求アドレスを比較器上４で逐次的に比較するものであ
る。この構成の場合、比較時間は長くなるが、金物量は
少なくて済む。（ａ）の比較回路は比較時間が短いため
、請求項（１）の方式に適しており、（ｂ）の比較回路
は比較時間が長いため、請求項（２）の方式に適してい
る。

次に、制御回路８でのライト要求及びリード要求の処理
手順を説明する。

ライト要求； （１）プロセッサ１からのライト要求を検出すると、レ
ジスタ群５が満杯でない場合には該ライト要求を受信し
てレジスタ群５にＦ　Ｉ　Ｆ　Ｏ（ＦｉｒｓｔＩｎ　Ｆ
ｉｒｓｔ　０ｕｔ）形式で登録する。レジスタ群５が満
杯の場合には、空きレジスタができるまでプロセッサ１
からのライト要求の受信を待ち合わせする。

（２）レジスタ群５にストア要求が登録されている場合
、先頭のライト要求を取り出してメモリ装置２へ転送し
、メモリ装置２への書き込み終了後に該当するレジスタ
を空き状態に設定する。

リード要求（請求項（１）の場合）； （１）プロセッサｌからのリード要求を検出すると、レ
ジスタ群５に蓄積されているライト要求アドレスとプロ
セッサ１からのリード要求アドレスを比較回路６により
比較する。

（２）一致するライト要求がない場合には、レジスタ群
５に蓄積されたライト要求に先行してセレクタ７を経由
して該リード要求をメモリ装置２に転送し、メモリ装置
２からのリード結果をプロセッサ１に転送する。

（３）一致するライト要求がある場合には、レジスタ群
５の該当する最後尾（最新）のライト要求データをリー
ド結果として使用するか、レジスタ群５に蓄積されてい
るライト要求実行後にリード要求を実行し、リード結果
をプロセッサｌに転送する。これにより、プロセッサ１
の発行したり−ド／ライト要求の実行順序を保証する。

ユニ」乞艷稟（請求項（２）の場合）；（１）プロセッ
サ１からのリード要求を検出すると、レジスタ群５に蓄
積されているライト要求アドレスとプロセッサ１からの
リード要求アドレスを比較回路６により比較する。同時
に、セレクタ７経由でメモリ装置２に対してリード要求
を転送する。

（２）比較回路６の比較結果として一致するライト要求
がない場合には、メモリ装置２から読み出したリード結
果をプロセッサ１に転送する。

（３）比較回路６の比較結果として一致するライト要求
がある場合には、メモリ装置２からのリード結果を廃棄
し、レジスタ群５の該当する最後尾（最新）のライト要
求データをリード結果として使用するか、レジスタ群５
に蓄積されているライト要求実行後にリード要求を実行
し、リード結果をプロセッサ１に転送する。これにより
、プロセッサｌの発行したり一ド／ライト要求の実行順
序を保証する。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれば、次のよ
うな効果が得られる。

（１）請求項（１）では、リード要求アドレスをストア
バッファに蓄積されているライト要求アドレスと比較し
、一致するライト要求がない場合、プロセッサからのリ
ード要求をストアバッファに蓄積されたストア要求に先
行して実行するため、リード要求のアクセス時間を高速
化できる。

（２）請求項（２）では、比較動作とリード動作を同時
に実行するため、比較回路の比較時間が長い場合にも対
応可能であり、また、リード要求アドレスとストア要求
アドレスが一致する確率が一般に小さいことから、リー
ド時間をより高速化することが可能となる。

【図面の簡単な説明】

第１図は本発明よるデータシステムの一実施例のブロッ
ク図、第２図はストアバッファ装置の比較回路の構成例
を示す図である。 １・・・プロセッサ、　２・・・メモリ装置、３・・・
バス、　　４・・・ストアバッファ装置、５・・・レジ
スタ群、　６・・・比較回路、７・・・セレクタ、　８
・・・制御回路。 第１図 第２図 （Ｏ−）

Claims (2)

【特許請求の範囲】
1. （１）プロセッサとメモリ装置の間にストアバッファを
   設け、プロセッサからのライト要求を一時的にストアバ
   ッファに蓄積し、その時点でライト動作を完了させるデ
   ータ処理システムにおいて、プロセッサからのリード要
   求を検出すると、該リード要求のアドレスをストアバッ
   ファに蓄積されているライト要求のアドレスと比較し、
   一致するライト要求がある場合には、該当する最新のラ
   イト要求データを返送するか、またはリード要求の実行
   を待ち合せし、該当するライト要求実行後にリード要求
   を実行し、一致するライト要求がない場合には、ストア
   バッファに蓄積されたライト要求に先行してリード要求
   を実行することを特徴とするストアバッファ制御方式。
2. （２）プロセッサとメモリ装置の間にストアバッファを
   設け、プロセッサからのライト要求を一時的にストアバ
   ッファに蓄積し、その時点でライト動作を完了させるデ
   ータ処理システムにおいて、プロセッサからのリード要
   求を検出すると、該リード要求をストアバッファに蓄積
   されているライト要求に先行して実行すると共に、該リ
   ード要求のアドレスをストアバッファに蓄積されている
   ライト要求のアドレスと比較し、一致するライト要求が
   ある場合にはリード結果を取り消し、該当する最新のラ
   イト要求データを返送するか、または、該当するライト
   要求実行後にリード要求を再実行し、一致するライト要
   求がない場合にはリード結果をプロセッサに送出するこ
   とを特徴とするストアバッファ制御方式。