JP2549410B2 - 主記憶参照順序制御方式 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 主記憶装置へのアクセス命令を実行する複数のパイプ
ライン（以下、単にパイプという）を備えた情報処理装
置における主記憶参照順序制御方式に関し、 複数のアクセスパイプにより実行順序が定められた主
記憶参照命令を実行する際に、先行命令の実行が完了す
る前の時点で後続命令のアクセスが開始できる主記憶参
照順序制御方式を提供することを目的とし、 複数のアクセスパイプと，各アクセスパイプからの主
記憶アクセス要求を保持する複数のアクセス要求キュー
とを備えた情報処理装置の主記憶参照順序制御方式にお
いて，各アクセスパイプから対応するアクセス要求キュ
ーへのアクセス要求の発信を制御する送出制御部を設
け，送出制御部は主記憶アクセス要求が各アクセスパイ
プから全て出された時発信を禁止し，アクセス要求キュ
ーからアクセス要求が主記憶装置へ全て出された時禁止
を解除する制御を行い，実行順序が後に定められた命令
は先行順の命令から生成されたアクセス要求がアクセス
要求キューから全て出されると直ちに該パイプから対応
するアクセス要求キューにアクセス要求を発信するよう
構成する。

［産業上の利用分野］ 本発明は主記憶装置へのアクセス命令を実行する複数
のパイプライン（以下、単にパイプという）を備えた情
報処理装置における主記憶参照順序制御方式に関する。

近年、主記憶装置に対するアクセス要求を実行する複
数のパイプラインを有する情報処理装置が用いられるよ
うになった。そのような情報処理装置の例としてはベク
トル計算機がある。

そのような複数のパイプラインを備えた情報処理装置
の場合、主記憶を参照する命令、例えばストア、ロード
等の命令が各パイプラインにより並行して実行される
が、複数の命令の間に実行が予め定められている場合が
ある。具体的には、或る命令により記憶装置にストア
（書き込み）された命令を後の命令がロード（読み出
し）して処理する場合や、定められた順にストア（書き
込み）を行う場合等である。

そのような、主記憶装置（Main Storage Unit:以下、
これをMSUという）をアクセスするパイプが複数備えら
れたベクトルプロセッサのような計算機には、MSUのア
クセス順序を前後の命令間で保証するための特別な制御
が必要となる。

なお、そのような主記憶にアクセスする順序を保証す
る制御を主記憶参照順序制御方式という。

ところが、従来のアクセス順序を保証するための方式
によれば、前の命令が完全に終了して次の命令の実行を
開始するのでオーバーヘッドが大きくなり、その改善が
望まれていた。

［従来の技術］ 従来の２つのアクセスパイプ（Ａパイプ、Ｂパイプ）
からMSU（主記憶）にアクセスする命令を実行する場
合、順序制御を行わない従来のタイムチャートを第４図
に示す。

この図の例ではＡパイプのベクトル命令が８個のエレ
メントからなる時に、後続のベクトル命令がＢパイプに
投入されて両パイプにおいて並列に実行される場合が示
されている。

同図に示すようにＡパイプではT0〜T2のタイミングで
エレメント１〜４のデータをレジスタから読み（Ａパイ
プの上側の線図）、処理を施した後T1〜T3のタイミング
で主記憶に書き込まれる（Ａパイプの下側の線図）。次
に時間T2〜T4の間待たされ、T4より後にエレメント５〜
８のデータを読みT5以降にMSUに書き込まれる。

このパイプにおいてアクセス動作が停止する原因とし
ては、例えばMSUへのアクセスが他のチャネル等の複数
の装置から行われるので、その際の競合に負けた場合に
アクセスが待たされる場合がある。

一方、Ｂパイプでは与えられた命令のエレメント１〜
８を時間T2から連続してMSUに書き込む処理を実行す
る。

この第４図の場合、Ａパイプのベクトル命令によりエ
レメント１〜４まではＡパイプの書き込みが先行し、Ｂ
パイプの書き込みが後なのでアクセス順序は投入された
順序通りであるが、エレメント５〜８の実行については
逆にＢパイプの方が先行している。

このような場合、Ｂパイプの命令がＡパイプの命令の
実行の後に行うことを予定していた場合（例えば、Ａパ
イプの命令実行によりMSUのあるエリアにストアされた
データを、Ｂパイプ側の命令で同じエリアからロードし
て使用する場合）は、明らかに誤った処理結果を得るこ
とになる。

第４図のような、命令の実行順序が逆転することを禁
止して、順序を保証する必要がある場合は、先行命令が
完了してから後続命令を実行するようにしていた。

そのためにソフト的に命令の実行順序を保証する命令
として、「POST WAIT」というような命令を用いる。こ
の命令は或るメモリ位置に書き込んで次にその内容の読
み出しを行う場合に、この命令をプログラムに入れるこ
とにより先行する命令が完全に終了するまで後続の命令
の実行を待機するようハードウェアに指示する機能を備
える。

そのような主記憶へのアクセスの順序を保証する機構
を備えた従来例の構成図を第３図に示す。

第３図の30は命令発信ステージ（VQSで表示）、31は
デコーダ、32,33はアンド回路、34,35はそれぞれMSU
（主記憶装置）へアクセスする２つのアクセスパイプラ
インであるＡパイプ（Ａ−PIPEで表示）とＢパイプ（Ｂ
−PIPEで表示）、36は主記憶制御装置（Main Storage C
ontrol Unit:以下、これをMCUという）、37はMSUを表
す。

第３図の情報処理装置には、順序が定められた複数の
命令間で命令の前後の順序制御を保証するための構成が
備えられており、アンド回路32、33とその入力と出力の
各制御線がそのために設けられており、その従来例（第
３図）のタイムチャートを第５図に示す。

第３図の動作を第５図を参照しつつ説明すると、実行
前の命令はVQSに30に入っており、デコーダ（DEC）31で
命令が調べられＡパイプで実行すべき命令であれば信号
線311が“1"になり、Ｂパイプで実行すべき命令であれ
ば信号線312が“1"になる。

最初の状態では、Ａパイプ34内のリードステージ（AR
Sで表示）341とターミネートステージ（ATSで表示）342
には何も入ってなく、同様にＢパイプのリードステージ
（BRSで表示）351とターミネートステージ（BTSで表
示）352にも命令が入ってない。そして、それぞれの各
ステージ毎に設けられたバリッド（Valid）を表示する
ラッチ343、345、353、354はオフであり、各ラッチの出
力信号は“0"である。さらにMCU36のアクセスリクエス
トキュー（ARQおよびBRQで表示）361、365も空きで各キ
ューのバリッドを表示するラッチ362〜364、366〜368も
オフとなっている。

この状態で最初にＡパイプで実行される命令（この場
合、MSUへストアする命令とする）がVQS30に入ると、ア
ンド回路32の入力が全て“1"になるので、出力信号線32
1に“1"が発生しVQS30にある命令がARS341にセットさ
れ、ラッチ343もオン（出力が“1"）になる（第５図のT
0）。次にMSUへのアクセスが始まり、１エレメント毎に
順にARQ361にアクセス要求が送られる。この時、ARS341
からATS342にも命令がセットされる（第５図T1、T2）。

ARS341は全てのエレメントのアクセス要求がMCU36に
送られるまで保持され（第５図のT3まで保持）、従って
ラッチ343もその時点までオン状態を維持する。また、A
TS342は全てのエレメントがMSU37に書き込み終えるまで
（MCU36からの終了通知を受け取るまで）保持される、
第５図の例ではT4の時点まで保持し、従ってラッチ345
もその時点までオン状態である。

このため、Ａパイプで実行している命令の次に実行す
るためにVQS30に入力された命令は、Ｂパイプに投入さ
れる予定であるが、ラッチ343、345のどちらかが“1"で
あるためアンド回路33を通過できないで待機する。つま
り、Ａパイプの命令実行が完了（第５図のT4）するまで
は、次の命令がBRS351にセットされない。従って、次の
命令がＢパイプ35のBRS351にセットされるのは第５図の
T5のタイミングとなる。

［発明が解決しようとする問題点］ 上記したように複数のアクセスパイプにより命令を実
行する場合に、従来例の命令実行順序を保証する構成に
よれば、先行命令が完了するまで後続の命令を実行する
ことができないためオーバーヘッドが大きかった。

本発明は複数のアクセスパイプにより実行順序が定め
られた主記憶参照命令を実行する際に、先行命令の実行
が完了する前の時点で後続命令のアクセスが開始できる
主記憶参照順序制御方式を提供することを目的とする。

［問題点を解決するための手段］ 本発明の原理的構成図を第１図に示す。

第１図において、10は命令発信部、11はデコード部、
12はアクセスパイプＡ、13はアクセスパイプＢ、14はパ
イプ投入制御部、15は送出制御部、16は要求キュー空き
検出部、17はMCU（主記憶制御ユニット）、18はMSU（主
記憶装置）を表す。

本発明は、先行命令が一方のアクセスパイプに投入さ
れた後、後続して実行することが指定されている命令は
各アクセスパイプのアクセス要求部が空になると同時に
他方のアクセスパイプのアクセス要求部にセットされ、
アクセス要求部にセットされた後続命令は全てのアクセ
ス要求キューが主記憶へ送られたことを検出することに
より初めてアクセス要求キューへ送られるよう制御する
ことによりオーバーヘッドを少なくするものである。

［作用］ 命令発信部10から発した先行命令はデコード部11でデ
コードされアクセスパイプＡに割り振られ、アンド回路
111を通ってアクセス要求部121にセットされる。この時
投入制御部14は各アクセスパイプＡ、Ｂのアクセス要求
部の状態を出力する信号124、134による空き状態である
ことを検出して、信号線141に“1"出力を発生するので
アンド回路111がオン状態となっている。

アクセス要求部121に命令がセットされると投入制御
部14は信号124が塞がり状態の信号を出力するので信号
線141に“0"出力を発生して次の後続命令がアクセスパ
イプＢにセットされるのを禁止する。

アクセスパイプＡのアクセス要求部121にセットされ
た命令は、送出制御部15から“1"信号が発生しているの
でアクセス要求キュー171に送られる。ここで，アクセ
ス要求部では各命令毎に先頭アドレス，ディスタンス
値，ベクトル長により，各命令では処理すべき全てのエ
レメントのリクエストアドレス（アクセス要求）をアク
セス要求キューに送るものである。なお、送出制御部15
は投入制御部14がオン状態（アクセス要求部が空きにな
った時）になった時の出力によりオフ状態となって出力
を“0"にし、要求キュー空き検出部16の空き検出出力に
よりオン状態になって出力信号線161を“1"にする。

アクセス要求キュー171からある命令から生成された
アクセス要求がMSU18に全て送り出されると（この時ア
クセスパイプＢ側のアクセス要求キュー172は空き状態
であるとする）、要求キュー空き検出部16から検出出力
が発生し、送出制御部15がオン状態になる。

これにより、アクセスパイプＢのアクセス要求部131
にセットされていた後続命令がアンド回路133を通って
アクセス要求キュー172に送られる。

アクセス要求キュー171、172に送られたアクセス要求
キューは順次MSU18に対するアクセスを実行する。

［実施例］ 本発明の実施例の構成図を第２図（ａ）に示し、その
タイムチャートを第２図（ｂ）に示す。

第２図（ａ）において、20は命令発信ステージ（VQS
で表示）21はデコーダ（DECで表示）、22はＡパイプ、2
3はＢパイプ、24はインターロックラッチ（ILで表
示）、25はオア回路、26はMCU、27はMSUを表す。

第１図の投入制御部14はアンド回路211〜213に対応
し、送出制御部15はIL24に対応し、アクセス要求キュー
空き検出部はオア回路25に対応する。

また、各パイプ22、23内には第３図の従来例と同様
に、アクセス要求ステージ（ARS,BRS）と終端ステージ
（ATS,BTS）とが備えられ、各ステージに有効な命令が
セットされているか（バリッド）、否か（インバリッ
ド）の状態を表示するラッチ223、224、233、234が設け
られている。

実施例の構成の動作を第２図（ｂ）のタイムチャート
を参照しつつ説明する。

VQS20から発した先行命令が第２図（ｂ）に示すよう
にＡパイプ22のARS221にセットされ（時間T0）、ARS221
からアンド回路225を介してARQ261に送られる（同時にA
TS222に送られる）。そして、ARQ261からMSU27に対しス
トア、ロード等の命令が各エレメントについて順次実行
されているものとする（第２図（ｂ）のT1、T2）。

Ａパイプ22のARS221から命令が全てARQ261に送られる
と、ラッチ223がオフになって状態信号2231が“0"とな
り、反転されてアンド回路212に入力する。この時他方
のＢパイプ23のBRS231には命令が何も入ってないので、
ラッチ233はオフ状態であるから、アンド回路212の出力
が現れる信号線2121には“1"が発生する。

その信号線2121の“1"出力により、VQS20で待機して
いた次の命令はDEC21で命令の内容や、その時の制御状
態をデコードして、Ｂパイプ23への信号線2101に“1"出
力を発生しているのでアンド回路213を通ってBRS231に
セットされ、同時にラッチ233がオン状態となる。

一方、セット・リセット形フリップフロップ回路で構
成するIL（インターロック）24は信号線2121の“1"出力
によりセットされ（第２図（ｂ）のT4）、そのセット出
力（“1"）が反転された“0"が信号線241からアンド回
路225、235に供給され、ARS221、BRS231からARQ261、BR
Q262への送出を禁止する。

また、前記の動作でBRS231に命令がセットされて、ラ
ッチ233がオン状態になると、その状態出力“1"が反転
してアンド回路212に供給されるので、次の命令がＡパ
イプにセットされるのを禁止する。

Ｂパイプ23のBRS231にセットされた次の命令は、BRQ2
62へアクセス要求を送ることをアンド回路235により禁
止されるが、ＡパイプのARQ261から全てのエレメントが
MSU27へ出されると（第２図（ｂ）のT5）、ARQ261が空
き状態となり、状態を表すラッチ263（複数のラッチ）
が“0"を出力する。この時Ｂパイプ側のBRQ262は当然空
き状態であるから、そのラッチ264の出力も“0"であ
り、オア回路25からは“0"出力が発生し、その反転出力
が“1"となってIL24のリセット入力に供給される。

これにより、IL24はリセットされ（第２図（ｂ）のT
6）、そのセット出力が“0"となり、したがってアンド
回路235が能動化されて、BRS231に待機していた命令はB
RQ262に送られる（第２図（ｂ）のT7）。

BRQ262に次命令が送られると、その状態を表すラッチ
出力が“1"となって、オア回路25から“1"出力が発生
し、リセット出力の発生を停止する。

各パイプのARQ261、BRQ262からMSU27へのアクセス動
作は点線のような概念で処理が行われ、各エレメントに
ついてアクセス動作の終了通知がMCU26を通って各パイ
プのATS222、BTS232へ送られ、全てのアクセス動作が終
了するとATS222、BTS232は空き状態となる。

なお、第２図（ａ）には主記憶参照順序が指定された
命令を制御するための構成を示すものであり、参照順序
が指定されていない場合は従来と同様に各パイプは独立
して動作することはいうまでもない。

［発明の効果］ 本発明によれば複数のアクセスパイプにより主記憶を
参照する順序が指示された命令を実行する場合に先行命
令が完了するまで待たずに後続命令のアクセス要求を出
すことできるので、順序を保証するためのオーバーヘッ
ドを大幅に小さくして情報処理装置の性能向上を達成す
ることができる。

また、特にベクトルプロセッサのパイプラインの場
合、アクセス要求ステージ（ARS,BRS）が空きになって
から終端ステージ（ATS,BTS）が空きになるまでのサイ
クルが数十サイクルも要するため、本発明によりこの数
十サイクル分のオーバーヘッドを零にすることが可能と
なり、処理速度と資源の使用効率を向上することができ
る。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図（ａ）は本発明
の実施例の構成図、第２図（ｂ）は実施例のタイムチャ
ートを示す図、第３図は従来例の構成図、第４図は順序
制御を行わない従来のタイムチャートを示す図、第５図
は従来例（第３図）のタイムチャートをしめす図であ
る。 第１図中、 10:命令発信部 11:デコード部 12:アクセスパイプＡ 13:アクセスパイプＢ 14:パイプ投入制御部 15:送出制御部 16:要求キュー空き検出部 17:MCU（主記憶制御ユニット） 18:MSU（主記憶装置）

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数のアクセスパイプと，各アクセスパイ
   プからの主記憶アクセス要求を保持する複数のアクセス
   要求キューとを備えた情報処理装置の主記憶参照順序制
   御方式において， 各アクセスパイプから対応するアクセス要求キューへの
   アクセス要求の発信を制御する送出制御部を設け， 該送出制御部は主記憶アクセス要求が各アクセスパイプ
   から全て出された時発信を禁止し，アクセス要求キュー
   からアクセス要求が主記憶装置へ全て出された時禁止を
   解除する制御を行い， 実行順序が後に定められた命令は先行順の命令から生成
   されたアクセス要求がアクセス要求キューから全て出さ
   れると直ちに該パイプから対応するアクセス要求キュー
   にアクセス要求を発信することを特徴とする主記憶参照
   順序制御方式。
2. 【請求項２】請求項１において， 各アクセスパイプにそれぞれのアクセス要求の存否状態
   を表示するラッチを備えるとともに，前記各アクセスパ
   イプ毎に備えられたアクセス要求キューにアクセス要求
   が主記憶へ出されたか否かを表示するラッチを備え， 発信を制御する送出制御部は，セット・リセットラッチ
   により構成されることを特徴とする主記憶参照順序制御
   方式。