JPH02112054A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH02112054A JPH02112054A JP26390288A JP26390288A JPH02112054A JP H02112054 A JPH02112054 A JP H02112054A JP 26390288 A JP26390288 A JP 26390288A JP 26390288 A JP26390288 A JP 26390288A JP H02112054 A JPH02112054 A JP H02112054A
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- register
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- processing device
- fifo
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- 230000015654 memory Effects 0.000 claims abstract description 25
- 238000011022 operating instruction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 2
- 102100036065 Protein pitchfork Human genes 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、マルチプロセッサシステムの分散処理におい
て、データ処理のオーバ−ヘドを削減するためにプロセ
ッサ間のデータ交換を高速に行うことを可能とする処理
装置に関する。
て、データ処理のオーバ−ヘドを削減するためにプロセ
ッサ間のデータ交換を高速に行うことを可能とする処理
装置に関する。
［従来の技術］
データ処理装置の高速化を図る方法の１つとして、マル
チプロセッサシステムがある。マルチプロセッサシステ
ムでは、システム内のプロセッサにより処理負荷が分散
するので、同一の１台のプロセッサによるシステムより
、プロセッサ台数分だけ性能が向上することが期待でき
る。しかしながら、実際には、プロセッサ間の強調動作
を行うための制御処理等のオーバーヘッドにより、プロ
セッサ台数分よりも低い性能向上しか達成できない。従
って、マルチプロセッサシステムの性能向上を図るため
には、オーバーヘッドの削減が重要な課題となる。
チプロセッサシステムがある。マルチプロセッサシステ
ムでは、システム内のプロセッサにより処理負荷が分散
するので、同一の１台のプロセッサによるシステムより
、プロセッサ台数分だけ性能が向上することが期待でき
る。しかしながら、実際には、プロセッサ間の強調動作
を行うための制御処理等のオーバーヘッドにより、プロ
セッサ台数分よりも低い性能向上しか達成できない。従
って、マルチプロセッサシステムの性能向上を図るため
には、オーバーヘッドの削減が重要な課題となる。
このオーバーヘッドの削減を図るために、制御処理に必
要な制御データを格納するＦＩＦＯ（）ァーストインフ
ァーストアウトメモリ）を設けた並列演算処理装置の例
が特開昭６２−１２６４５６号公報に記載されている。
要な制御データを格納するＦＩＦＯ（）ァーストインフ
ァーストアウトメモリ）を設けた並列演算処理装置の例
が特開昭６２−１２６４５６号公報に記載されている。
この並列演算処理装置では演算データの交換にデータバ
スを用い、制御データの交換にＦＩＦ○に接続した専用
バスを用いる方式を採用している。
スを用い、制御データの交換にＦＩＦ○に接続した専用
バスを用いる方式を採用している。
また、これ以外に、マルチプロセッサのデータ交換を共
有メモリで行う方法、例えば、オーム社発行のｒＰＡＸ
コンピュータ」に記載のＦＡＸや、シリアルデータ通信
を用いる方法、例えば、共立出版発行のｒｏｃｃａｍと
トランスピユータ」に記載のトランスピユータがある。
有メモリで行う方法、例えば、オーム社発行のｒＰＡＸ
コンピュータ」に記載のＦＡＸや、シリアルデータ通信
を用いる方法、例えば、共立出版発行のｒｏｃｃａｍと
トランスピユータ」に記載のトランスピユータがある。
［発明が解決しようとする課題］
上記従来技術は、プロセッサ間のデータ交換を行うため
に、データバスまたはシリアルデータ通信を用いている
ので、プロセッサ間のデータ交換の比率が高いシステム
では、データ交換のオーバヘッドが大きくなり、マルチ
プロセッサの効果が小さくなるという問題があった。
に、データバスまたはシリアルデータ通信を用いている
ので、プロセッサ間のデータ交換の比率が高いシステム
では、データ交換のオーバヘッドが大きくなり、マルチ
プロセッサの効果が小さくなるという問題があった。
本発明の目的は、データ交換のオーバヘッドを小さくす
るために、プロセッサ間のデータ交換を高速に行うこと
を可能とするデータ処理装置を提供することにある。
るために、プロセッサ間のデータ交換を高速に行うこと
を可能とするデータ処理装置を提供することにある。
［課題を解決するための手段］
上記目的を達成するために１本発明によるデータ処“理
装置は、処理対象データを格納する複数のレジスタと、
演算処理を行う演算器と、命令実行制御を行う制御回路
とを備えるデータ処理装置において、上記複数のレジス
タの一部をファーストイン・ファーストアウトメモリに
より構成したことを特徴とするものである。
装置は、処理対象データを格納する複数のレジスタと、
演算処理を行う演算器と、命令実行制御を行う制御回路
とを備えるデータ処理装置において、上記複数のレジス
タの一部をファーストイン・ファーストアウトメモリに
より構成したことを特徴とするものである。
上記ファーストイン・ファーストアウトメモリにより構
成したレジスタと、他のレジスタとは同一命令で取り扱
えることが好ましい。
成したレジスタと、他のレジスタとは同一命令で取り扱
えることが好ましい。
また、複数の上記データ処理装置によりマルチプロセッ
サシステムを構成する場合には、データ処理装置間で、
各々のファーストイン・ファーストアウトメモリにより
構成したレジスタを介してデータ転送を行う。
サシステムを構成する場合には、データ処理装置間で、
各々のファーストイン・ファーストアウトメモリにより
構成したレジスタを介してデータ転送を行う。
［作用コ
−ｍに、データ処理装置の命令では、レジスタ・レジス
タ間の演算の方が、レジスタ・メモリ間の演算に比べ高
速に実行できる。これは、アクセスするレジスタの指定
は、命令の一部をデコードすることで決定できるが、ア
クセスするメモリのアドレスは、命令をデコードした後
にメモリのアクセスモードの判定を行って実効アドレス
の計算を行ってからアクセスを開始することになり、さ
らに、レジスタよりもメモリの方がアクセス時間がかか
ることを考えれば明らかである。
タ間の演算の方が、レジスタ・メモリ間の演算に比べ高
速に実行できる。これは、アクセスするレジスタの指定
は、命令の一部をデコードすることで決定できるが、ア
クセスするメモリのアドレスは、命令をデコードした後
にメモリのアクセスモードの判定を行って実効アドレス
の計算を行ってからアクセスを開始することになり、さ
らに、レジスタよりもメモリの方がアクセス時間がかか
ることを考えれば明らかである。
レジスタと同等のレベルで接続した上記ＦＩＦＯは、レ
ジスタ・レジスタ間の演算速度でデータを取扱えるので
、他のデータ処理装置へのデータ転送速度は、レジスタ
・メモリ演算命令の速度とレジスタ・レジスタ演算命令
の速度の速度比だけ向上する。
ジスタ・レジスタ間の演算速度でデータを取扱えるので
、他のデータ処理装置へのデータ転送速度は、レジスタ
・メモリ演算命令の速度とレジスタ・レジスタ演算命令
の速度の速度比だけ向上する。
また、上記ＦＩＦＯは、非同期な読み書きが可能なので
、各々のデータ処理装置に同期したアクセスが可能であ
り、レジスタ・レジスタ間演算において必要なアクセス
の条件は満足される。
、各々のデータ処理装置に同期したアクセスが可能であ
り、レジスタ・レジスタ間演算において必要なアクセス
の条件は満足される。
［実施例］
以下、本発明の一実施例ついて図面を参照して説明する
。
。
第１図は本発明の一実施例のデータ処理装置のブロック
図である。
図である。
図中、１はデータ処理装置の実行制御を行うコントロー
ル回路、２はレジスタ、３は演算器、４はリードＦＩＦ
Ｏ１５はライトＦＩＦＯ１６はプログラムメモリである
。また、Ｓ１バスおよびＳ２バスは演算器３の入力デー
タバス、Ｄバスは演算器３の出力データバス、ＲＦ−Ｗ
ＲＩＴＥはリードＦ Ｉ ＦＯ４に対する外部からの書
込み信号、ＲＦ−ＤＡＴＡはリードＦＩＦＯ４に対する
外部からのデータ信号、ＲＦ−ＦＵＬＬはリードＦＩＦ
○４から外部に対するデータフル信号、ＲＦ−ＲＥＡＤ
はコントロール回路１からリードＦＩＦ○４に対する読
込み信号、ＲＦ−ＥＭＰＴはり−ドＦＩ ＦＯ４からコ
ントロール回路１に対するデータエンプティ信号、ＲＦ
−ＤはリードＦＩＦＯ４からの出力データ信号、Ｒ−Ｒ
ＥＡＤはコントロール回路１からレジスタ２に対する読
込み信号、ＲＦ−ＷＲＩＴＥはコントロール回路１から
レジスタ２に対する書込み信号、ＷＦ−ＷＲＩＴＥはコ
ントロール回路１からライトＦＩＦＯ５に対する書込み
信号、ＷＦ−ＦＵＬＬはライトＦＩＦＯ５からコントロ
ール回路１に対するデータフル信号、ＷＦ−Ｄはライト
ＰＩＦＯ５に対する入力データ信号、ＷＦ−ＤＡＴＡは
ライトＰＩＦＯ５から外部へのデータ信号、ＷＦ−ＥＭ
ＰＴはライトＦＩＦ○５から外部へのデータエンプティ
信号、ＷＦ−ＲＥＡＤは外部からライトＰＩＦＯ５に対
する読込み信号、ＭＲＤはコントロール回路１からプロ
グラムメモリ６に対する読込み信号−ＭＡはコントロー
ル回路１からプログラムメモリ６に対するアドレス信号
、ＭＤはプログラムメモリ６からコントロール回路１に
対する命令データ信号である。なお、ＦＩＦ○４，５自
体の構成としては従来、周知のものを用い得る。
ル回路、２はレジスタ、３は演算器、４はリードＦＩＦ
Ｏ１５はライトＦＩＦＯ１６はプログラムメモリである
。また、Ｓ１バスおよびＳ２バスは演算器３の入力デー
タバス、Ｄバスは演算器３の出力データバス、ＲＦ−Ｗ
ＲＩＴＥはリードＦ Ｉ ＦＯ４に対する外部からの書
込み信号、ＲＦ−ＤＡＴＡはリードＦＩＦＯ４に対する
外部からのデータ信号、ＲＦ−ＦＵＬＬはリードＦＩＦ
○４から外部に対するデータフル信号、ＲＦ−ＲＥＡＤ
はコントロール回路１からリードＦＩＦ○４に対する読
込み信号、ＲＦ−ＥＭＰＴはり−ドＦＩ ＦＯ４からコ
ントロール回路１に対するデータエンプティ信号、ＲＦ
−ＤはリードＦＩＦＯ４からの出力データ信号、Ｒ−Ｒ
ＥＡＤはコントロール回路１からレジスタ２に対する読
込み信号、ＲＦ−ＷＲＩＴＥはコントロール回路１から
レジスタ２に対する書込み信号、ＷＦ−ＷＲＩＴＥはコ
ントロール回路１からライトＦＩＦＯ５に対する書込み
信号、ＷＦ−ＦＵＬＬはライトＦＩＦＯ５からコントロ
ール回路１に対するデータフル信号、ＷＦ−Ｄはライト
ＰＩＦＯ５に対する入力データ信号、ＷＦ−ＤＡＴＡは
ライトＰＩＦＯ５から外部へのデータ信号、ＷＦ−ＥＭ
ＰＴはライトＦＩＦ○５から外部へのデータエンプティ
信号、ＷＦ−ＲＥＡＤは外部からライトＰＩＦＯ５に対
する読込み信号、ＭＲＤはコントロール回路１からプロ
グラムメモリ６に対する読込み信号−ＭＡはコントロー
ル回路１からプログラムメモリ６に対するアドレス信号
、ＭＤはプログラムメモリ６からコントロール回路１に
対する命令データ信号である。なお、ＦＩＦ○４，５自
体の構成としては従来、周知のものを用い得る。
第２図は第１図のコントロール回路１の詳細ブロック図
である。
である。
図中、１１はウェイト検出回路、１２はプログラムメモ
リ制御回路、１３はタイミング発生回路である。また、
ＷＡ Ｉ Ｔはウェイト制御信号、ＣＬＯＣＫはクロッ
ク信号である。
リ制御回路、１３はタイミング発生回路である。また、
ＷＡ Ｉ Ｔはウェイト制御信号、ＣＬＯＣＫはクロッ
ク信号である。
次に、本実施例の動作について説明する。
第３図は本実施例のデータ処理装置のレジスタ・レジス
タ演算の基本動作タイミングを示す図である。
タ演算の基本動作タイミングを示す図である。
同図に示すように、１命令サイクルの中には。
演算データを読出すリードステートと、演算ステートと
、演算結果を格納するライトステートとがある。リード
ステートでは、タイミング発生回路、１３からレジスタ
２またはリードＦ Ｉ ＦＯ４に読込み信号Ｒ−ＲＥＡ
ＤまたはＲＦ−ＲＥＡＤが出力され、レジスタ２または
リードＦＩ ＦＯ４からＳ１バスおよびＳ２バスにデー
タが出力される。
、演算結果を格納するライトステートとがある。リード
ステートでは、タイミング発生回路、１３からレジスタ
２またはリードＦ Ｉ ＦＯ４に読込み信号Ｒ−ＲＥＡ
ＤまたはＲＦ−ＲＥＡＤが出力され、レジスタ２または
リードＦＩ ＦＯ４からＳ１バスおよびＳ２バスにデー
タが出力される。
演算ステートでは、演算器３が８１バスのデータと８２
バスのデータとを演算し、Ｄバスに結果を出力する。ラ
イトステートでは、タイミング発生回路１３からレジス
タ２またはライトＰ Ｉ ＦＯ５に書込み信号Ｒ−ＷＲ
ＩＴＥまたはＷＦ−ＷＲＩＴＥが出力され、Ｄバスの演
算結果データがレジスタ２またはライトＰＩＦＯ５に格
納される。レジスタ２とリードＦ Ｉ ＦＯ４およびラ
イトＦＩＦｏ５とでは、タイミング上は同一であるが、
リードＦＩＦ○４がエンプティの場合またはライトＦＩ
ＦＯ５がデータフルの場合は、ウェイト検出回路１１が
リードＦＩＦＯ４からのエンプティ信号ＲＦ−ＥＭＰＴ
またはライトＰＩＦＯ５からのデータフル信号ＷＦ−Ｆ
ＵＬＬを検出してウェイト信号ＷＡＩＴをタイミング発
生回路１３に出力し、ウェイト状態となる点が異なる。
バスのデータとを演算し、Ｄバスに結果を出力する。ラ
イトステートでは、タイミング発生回路１３からレジス
タ２またはライトＰ Ｉ ＦＯ５に書込み信号Ｒ−ＷＲ
ＩＴＥまたはＷＦ−ＷＲＩＴＥが出力され、Ｄバスの演
算結果データがレジスタ２またはライトＰＩＦＯ５に格
納される。レジスタ２とリードＦ Ｉ ＦＯ４およびラ
イトＦＩＦｏ５とでは、タイミング上は同一であるが、
リードＦＩＦ○４がエンプティの場合またはライトＦＩ
ＦＯ５がデータフルの場合は、ウェイト検出回路１１が
リードＦＩＦＯ４からのエンプティ信号ＲＦ−ＥＭＰＴ
またはライトＰＩＦＯ５からのデータフル信号ＷＦ−Ｆ
ＵＬＬを検出してウェイト信号ＷＡＩＴをタイミング発
生回路１３に出力し、ウェイト状態となる点が異なる。
第４図は本実施例のデータ処理装置を２つ接続した場合
を示す図である。
を示す図である。
データ処理袋ＨＡのリードＦＩＦＯとデータ処理装置Ｂ
のライトＦＩＦＯとが接続され、データ処理装置へのラ
イトＦＩＦＯとデータ処理装置ＢのリードＦＩＦＯとが
接続されている。データは。
のライトＦＩＦＯとが接続され、データ処理装置へのラ
イトＦＩＦＯとデータ処理装置ＢのリードＦＩＦＯとが
接続されている。データは。
各々のライトＦＩＦＯからリードＦＩＦＯへ転送される
。ゲート０１〜Ｇ４は、ライトＰＩＦＯがエンプティで
なく、かつ、リードＦＩＦＯがフルでないときに、ライ
トＦＩＦＯからリードＦＩＦＯヘデータ転送を行うため
の制御信号を作っている。
。ゲート０１〜Ｇ４は、ライトＰＩＦＯがエンプティで
なく、かつ、リードＦＩＦＯがフルでないときに、ライ
トＦＩＦＯからリードＦＩＦＯヘデータ転送を行うため
の制御信号を作っている。
第４図の接続による動作を以下に説明する。
デ・−夕処理装置Ａからデータ処理装置Ｂへの転送は、
データ処理袋＠Ａが自身のライトＦＩＦＯヘデータを書
き込むことで、エンプティ信号ＷＦ−ＥＭＰＴＡが“１
”から“Ｏ１１となり、ＮＯＲゲートＧ３の出力は１”
となる。この結果、ＡＮＤゲートＧ４はクロック信号Ｃ
ＬＯＣＫ Ｂ を通過させ、これに従ってデータ処理
装置ＡのライトＦＩＦＯのデータが読み出され、データ
処理装置ＢのリードＦＩＦＯへそのデータが書き込まれ
る。このようにして、データ処理装置１ｉＢのリードＦ
ＩＦＯへは、１命令サイクル後にデータ処理装置Ａのデ
ータが反映される。データ処理装置Ａが引続きライトＦ
ＩＦＯヘデータを転送する場合には、ライトＦＩＦＯの
ライト動作とリード動作とは並列動作するので、データ
処理装置Ａからデー夕処理装置Ｂへのデータ転送は、１
命令サイクルのずれはあるが１命令サイクルで１回ずつ
行われ、データ処理装置のレジスタ・レジスタ演算の処
理速度で、データ処理装置間のデータ転送が実現する。
データ処理袋＠Ａが自身のライトＦＩＦＯヘデータを書
き込むことで、エンプティ信号ＷＦ−ＥＭＰＴＡが“１
”から“Ｏ１１となり、ＮＯＲゲートＧ３の出力は１”
となる。この結果、ＡＮＤゲートＧ４はクロック信号Ｃ
ＬＯＣＫ Ｂ を通過させ、これに従ってデータ処理
装置ＡのライトＦＩＦＯのデータが読み出され、データ
処理装置ＢのリードＦＩＦＯへそのデータが書き込まれ
る。このようにして、データ処理装置１ｉＢのリードＦ
ＩＦＯへは、１命令サイクル後にデータ処理装置Ａのデ
ータが反映される。データ処理装置Ａが引続きライトＦ
ＩＦＯヘデータを転送する場合には、ライトＦＩＦＯの
ライト動作とリード動作とは並列動作するので、データ
処理装置Ａからデー夕処理装置Ｂへのデータ転送は、１
命令サイクルのずれはあるが１命令サイクルで１回ずつ
行われ、データ処理装置のレジスタ・レジスタ演算の処
理速度で、データ処理装置間のデータ転送が実現する。
データ処理装置Ｂからデータ処理装置１Ａへの転送も同
様である。データ処理装置Ｂが別な処理を実行していて
リードＦＩＦＯのデータを読込まずにリードＦＩＦＯが
フルになった場合は、データフル信号ＲＦ−ＦＵＬＬ
Ｂ が“１”となり、Ｎ○ＲゲートＧ３の出力は“
０″となるので、転送は抑止される。この状態でさらに
データ処理装置ＡがライトＦＩＦＯにデータを書続ける
と、内部のフル信号ＷＦ−ＦＵＬＬが１１１”となり、
データ処理装置Ａはウェイト状態に入る。この結果、転
送データが失われることはない。このウェイト状態はデ
ータ処理装置Ｂがデータを読込むことで解除され、動作
の続行が可能となる。
様である。データ処理装置Ｂが別な処理を実行していて
リードＦＩＦＯのデータを読込まずにリードＦＩＦＯが
フルになった場合は、データフル信号ＲＦ−ＦＵＬＬ
Ｂ が“１”となり、Ｎ○ＲゲートＧ３の出力は“
０″となるので、転送は抑止される。この状態でさらに
データ処理装置ＡがライトＦＩＦＯにデータを書続ける
と、内部のフル信号ＷＦ−ＦＵＬＬが１１１”となり、
データ処理装置Ａはウェイト状態に入る。この結果、転
送データが失われることはない。このウェイト状態はデ
ータ処理装置Ｂがデータを読込むことで解除され、動作
の続行が可能となる。
以上に示したように、本実施例によれば、データ処理装
置間のデータ転送をレジスタ・レジスタ転送命令実行時
間で実現でき、高速化が図れる。
置間のデータ転送をレジスタ・レジスタ転送命令実行時
間で実現でき、高速化が図れる。
［発明の効果］
以上説明したように、本発明は、マルチプロセッサシス
テムのデータ処理装置間のデータ転送が、レジスタ・レ
ジスタ転送命令の実行時間でできるので、システムの高
速化が可能となる。
テムのデータ処理装置間のデータ転送が、レジスタ・レ
ジスタ転送命令の実行時間でできるので、システムの高
速化が可能となる。
【図面の簡単な説明】
第１図は本発明の一実施例のデータ処理装置のブロック
図、第２図は第１図のコントローラ回路の詳細ブロック
図、第３図は本実施例のデータ処理装置のレジスタ・レ
ジスタ演算の基本動作タイミングを示す図、第４図は本
実施例のデータ処理装置を２つ接続した場合を示す図で
ある。 １・・・コントロール回路、２・・・レジスタ、３・・
・演算器、４・・・リードＦＩＦＯ１５・・・ライトＦ
ＩＦＯ１６゛パブログラムメモリ、１１・・・ウェイト
検出回路。 １２・・・プログラムメモリ制御回路、１３・・・タイ
ミング発生回路。 第 １図
図、第２図は第１図のコントローラ回路の詳細ブロック
図、第３図は本実施例のデータ処理装置のレジスタ・レ
ジスタ演算の基本動作タイミングを示す図、第４図は本
実施例のデータ処理装置を２つ接続した場合を示す図で
ある。 １・・・コントロール回路、２・・・レジスタ、３・・
・演算器、４・・・リードＦＩＦＯ１５・・・ライトＦ
ＩＦＯ１６゛パブログラムメモリ、１１・・・ウェイト
検出回路。 １２・・・プログラムメモリ制御回路、１３・・・タイ
ミング発生回路。 第 １図
Claims (1)
- 【特許請求の範囲】 １、処理対象データを格納する複数のレジスタと演算処
理を行う演算器と、命令実行制御を行う制御回路とを備
えるデータ処理装置において、上記複数のレジスタの一
部をファーストイン・ファーストアウトメモリにより構
成したことを特徴とするデータ処理装置。 ２、上記ファーストイン・ファーストアウトメモリによ
り構成したレジスタと、他のレジスタとは同一命令で取
り扱えることを特徴とする請求項１記載のデータ処理装
置。 ３、他のデータ処理装置との間で、それぞれ、上記ファ
ーストイン・ファーストアウトメモリにより構成したレ
ジスタを介してデータ転送を行うことを特徴とする請求
項１または２記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26390288A JPH02112054A (ja) | 1988-10-21 | 1988-10-21 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26390288A JPH02112054A (ja) | 1988-10-21 | 1988-10-21 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02112054A true JPH02112054A (ja) | 1990-04-24 |
Family
ID=17395847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26390288A Pending JPH02112054A (ja) | 1988-10-21 | 1988-10-21 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02112054A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0816393A (ja) * | 1994-06-21 | 1996-01-19 | Sgs Thomson Microelectron Ltd | コンピュータシステム及び命令実行方法 |
| US6009508A (en) * | 1994-06-21 | 1999-12-28 | Sgs-Thomson Microelectronics Limited | System and method for addressing plurality of data values with a single address in a multi-value store on FIFO basis |
-
1988
- 1988-10-21 JP JP26390288A patent/JPH02112054A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0816393A (ja) * | 1994-06-21 | 1996-01-19 | Sgs Thomson Microelectron Ltd | コンピュータシステム及び命令実行方法 |
| US6009508A (en) * | 1994-06-21 | 1999-12-28 | Sgs-Thomson Microelectronics Limited | System and method for addressing plurality of data values with a single address in a multi-value store on FIFO basis |
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