JP2002132745A

JP2002132745A - ディジタル信号処理装置

Info

Publication number: JP2002132745A
Application number: JP2000329301A
Authority: JP
Inventors: Takahiro Watabe; 隆弘渡部
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-10-27
Filing date: 2000-10-27
Publication date: 2002-05-10

Abstract

(57)【要約】【課題】マルチプロセッサ構成によるディジタル制御
を行う場合、制御用のフィルタ係数を変更する場合に一
括して高速に転送できるようにする。【解決手段】複数のタスクに分割し処理するとともに
実行中のタスク情報を出力する第１のプロセッサと、外
部データバスに接続され、外部にデータを送受信する
複数のプロセッサと、上記第１のプロセッサの実行に用
いるメモリと、上記第１のプロセッサ以外のプロセッサ
の上記メモリへの書き込みデータを格納し上記メモリへ
転送するファーストイン・ファーストアウト方式のメモ
リ（以下、ＦＩＦＯと記す）と、上記第１のプロセッサ
がいずれのタスクも実行していないことを検出した場合
に上記ＦＩＦＯから上記メモリへ転送を行う制御回路と
を備えるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号処
理装置に関し、特に光ディスクドライブ等のサーボ制御
装置に用いられ、サーボ制御をディジタル処理するディ
ジタル信号処理装置に関するものである。

【０００２】

【従来の技術】近年、ディジタル信号処理装置、特に光
ディスクドライブのサーボ制御装置においては、その読
みだし速度の高速化にともない光ディスクの回転速度が
速くなるとともに、サーボ制御を行うディジタル信号処
理プロセッサ（以下、ＤＳＰと記す）に高い処理能力が
求められている。

【０００３】従来はこのＤＳＰに対する要求を解決する
ために、ＤＳＰ単体の性能を上げるべく動作クロックの
高速化や、パイプライン処理あるいは乗算器等の演算装
置を複数実装し命令の実行の並列度を高めたり、さらに
性能を高めるために複数のプロセッサを用いたマルチプ
ロセッサシステムを構築し対応してきた。マルチプロセ
ッサを用いたディジタル信号処理装置は特開平２一８７
２５７号公報に記載されたものが知られている。

【０００４】図７は、従来のディジタル信号処理装置を
説明するためのブロック図である。従来のディジタル信
号処理装置７０は、ローカルＣＰＵ６０２、ＲＡＭ６０
７、ＲＯＭ６０８、タイマ６０９、シリアルコミュニケ
ーションインタフェース（以下、ＳＣＩと記す）６１
０、Ｉ／Ｏポート６１１、出力ＦＩＦＯ６０３、入力Ｆ
ＩＦＯ６０４、ＦＩＦＯステータスレジスタ６０５、Ｆ
ＩＦＯ割り込み制御回路６０６等から構成されたシング
ルチップマイコン６０１と、メインＣＰＵ６１５とによ
って構成されている。

【０００５】従来のディジタル信号処理装置７０では、
メインＣＰＵ６１５とローカルＣＰＵ６０２との間でデ
ータ転送を行う場合、出力ＦＩＦＯ６０３および入力Ｆ
ＩＦＯ６０４を用いることで、片方のＣＰＵの処理を待
たずにＦＩＦＯの容量が一杯になるまでデータ転送をす
ることができた。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のディジタル信号処理装置では、メインＣＰＵ６１５
がローカルＣＰＵ６０２のＲＡＭ６０７上の複数のデー
タを変更する場合、ローカルＣＰＵ６０２は出力ＦＩＦ
Ｏ６０３よりデータを取り込みローカルＣＰＵ６０２へ
転送するという処理を繰り返す必要がある。

【０００７】サーボ制御のフィルタ処理をローカルＣＰ
Ｕ６０２で行なわせる時、決められたサンプリング周期
内で全ての処理を行わなければならない。そのため、メ
インＣＰＵ６１５がサーボ用フィルタ係数の一括変更等
を行う場合、ローカルＣＰＵ６０２はフィルタ処理を行
う前、あるいは行った後にＦＩＦＯ６０３より自らデー
タを取り込まなければならないので、処理時間が長くな
り、高速なサンプリング周期に対応した処理が困難とな
り、その結果、制御が十分に行えなくなるという課題を
有していた。

【０００８】本発明は、上記のような問題点を解決する
ためになされたものであり、複数個のプロセッサから同
一メモリ領域への書き込みが競合しないようにデータ転
送を行うディジタル信号処理装置を得ることを目的とす
る。

【０００９】

【課題を解決するための手段】この発明（請求項１）に
係るディジタル信号処理装置は、複数個のプロセッサか
ら同一メモリ領域への書き込みが競合しないようにデー
タ転送を行うディジタル信号処理装置であって、ディジ
タルデータ処理を複数のタスクに分割して実行し、実行
中のタスク情報を出力する第１のプロセッサと、外部デ
ータバスに接続され、外部にデータを送受信する複数の
プロセッサと、上記第１のプロセッサの実行データを
格納する格納部と、上記第１のプロセッサ以外の各プロ
セッサから出力される上記格納部への書き込みデータを
一時格納するメモリと、該メモリから上記格納部へ処理
データの転送を行う制御回路とを備えたものである。

【００１０】この発明（請求項２）は、請求項１記載の
ディジタル信号処理装置において、上記第１のプロセッ
サが処理を実行する際、上記複数のプロセッサがタスク
を実行中の場合は、上記メモリ内にて書き込みを遅延さ
せるものである。

【００１１】この発明（請求項３）は、請求項１記載の
ディジタル信号処理装置において、上記メモリは、ファ
ーストイン・ファーストアウト方式のメモリである。

【００１２】この発明（請求項４）は、請求項１記載の
ディジタル信号処理装置において、上記制御回路は、上
記第１のプロセッサが複数に分割された、いずれのタス
クをも実行していないことを検出した場合に、処理デー
タの転送を行うものである。

【００１３】この発明（請求項５）は、請求項１記載の
ディジタル信号処理装置において、上記複数のプロセッ
サは、上記制御回路の起動信号により上記第１のプロセ
ッサの処理の開始を知った後、次の起動信号が出力され
るまでに、上記メモリにデータを送出するものである。

【００１４】この発明（請求項６）は、請求項1記載の
ディジタル信号処理装置において、上記第１のプロセッ
サは、データを上記格納部へ書き込む際、上記メモリか
ら上記格納部への書き込み無効を示し、書き込みを遅延
させる無効ビットを出力するものである。

【００１５】この発明（請求項７）は、請求項6記載の
ディジタル信号処理装置において、上記無効ビットは、
上記第１のプロセッサ以外のプロセッサが上記格納部へ
データを出力中である場合に出力されるものである。

【００１６】この発明（請求項８）は、請求項1記載の
ディジタル信号処理装置において、上記第１のプロセッ
サが上記タスク情報を出力し、一定期間のクロック数を
格納するレジスタと、上記第１のプロセッサから各タス
クへの書き込みデータ処理開始時にカウントを開始する
カウンタとを備えたものである。

【００１７】この発明（請求項９）は、請求項8記載の
ディジタル信号処理装置において、上記クロック数を格
納する期間は、上記第１のプロセッサが上記格納部への
アクセスを開始した時点から、アクセス終了までの期間
である。

【００１８】この発明（請求項１０）は、請求項8記載
のディジタル信号処理装置において、上記第１のレジス
タと上記カウンタの出力に基づき上記メモリから上記格
納部への転送開始タイミングを検出する検出回路を備え
たものである。

【００１９】この発明（請求項１１）は、請求項１記載
のディジタル信号処理装置において、上記制御回路は、
上記第１のプロセッサにおける実行中の実行アドレスを
示すアドレス情報と、上記第１のプロセッサ上で実行さ
れる実行アドレスを格納するアドレスレジスタと、上記
アドレス情報と上記アドレスレジスタに設定されたアド
レスとを入力し、該アドレスが一致した時点で上記メモ
リから上記格納部へデータの転送を行うものである。

【００２０】この発明（請求項１２）は、請求項１また
は請求項１０記載のディジタル信号処理装置において、
上記制御回路は、第１のプロセッサのデータ処理の進行
状況に関わらず、上記アドレス情報と上記アドレスレジ
スタに設定されたアドレスとを比較し、一致した場合に
上記メモリから上記格納部へ転送を行うものである。

【００２１】この発明（請求項１３）は、請求項１記載
のディジタル信号処理装置において、上記第１のプロセ
ッサは、データを上記格納部へ書き込む際、上記メモリ
から上記格納部への書き込み許可タイミングを示す許可
ビットを出力するものである。

【００２２】この発明（請求項１４）は、請求項１３記
載のディジタル信号処理装置において、上記許可ビット
は、上記第１のプロセッサ以外の各プロセッサが上記格
納部へのデータ出力終了後、出力されるものである。

【００２３】この発明（請求項１５）は、請求項１記載
のディジタル信号処理装置において、上記ディジタルデ
ータ処理は、光ディスクドライブのサーボ制御装置にお
けるディジタルフィルタ処理に用いるものである。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。（実施の形態１）図１は本発明の実施の形態１における
ディジタル信号処理装置を説明するためのブロック図で
ある。

【００２５】図１に示すように、本実施の形態１のディ
ジタル信号処理装置１０は、第１のプロセッサ１００
と、第２のプロセッサ１１０と、上記第１のプロセッサ
の実行データを格納するローカルメモリ１３０と、セレ
クタ１４０と、上記第２のプロセッサ１１０から上記ロ
ーカルメモリ１３０への書き込みデータを一時格納し、
該ローカルメモリ１３０へ転送するファーストイン・フ
ァーストアウト方式のメモリ（以下、ＦＩＦＯと記す）
１２０と、ローカルメモリ１３０への書き込みを制御す
る制御回路１５０と、バス１０１とから構成されてい
る。

【００２６】次に、以上のように構成される本実施の形
態１のディジタル信号処理装置の動作について説明す
る。第１のプロセッサ１００はＮ個、この場合３個のタ
スクから構成される処理を実行し、一定周期で制御回路
１５０より出力される起動信号１５１により処理を開始
し実行可能なタスクを順番に実行し、実行可能な全タス
クを実行し終わると処理を終了する。

【００２７】以下、本実施の形態１を光ディスクドライ
ブのサーボ制御、例えばフォーカス、トラッキング、ス
ピンドルの各ディジタルフィルタ処理を、第１のプロセ
ッサ１００上でそれぞれ一つのタスクとして構成した場
合について説明する。ここでは、３つのタスクをそれぞ
れフォーカス処理用のタスクをタスク１、トラッキング
制御用のタスクをタスク２、スピンドルモータ制御用の
タスクをタスク３とし、各タスクは、それぞれメモリ上
の領域１３１（Ｔａｓｋ１）、領域１３２（Ｔａｓｋ
２）、領域１３３（Ｔａｓｋ３）の各領域を使用し、各
領域上に配置されてあるそれぞれのサーボ用フィルタ係
数を用いて処理を行う。

【００２８】ディジタルサーボ処理を行うために、以上
の３つのタスクで構成される処理を決められた間隔、す
なわちサンプリング周期で定期的に行う。この処理を定
期的に行うために、制御回路１５０はタイマを内蔵し、
サンプリング周期で第１のプロセッサ１００の処理を開
始させるために、サンプリング周期毎に第１のプロセッ
サ１００に対して起動信号１５１を送出する。制御回路
１５０から送出された起動信号１５１が第１のプロセッ
サ１００に入力されると、３つのタスクとも実行可能で
ある場合はタスク１、タスク２、タスク３と順番に切れ
目無く実行し、タスク３を実行し終ると、再度制御回路
１５０より起動信号１５１が入力されるまで第１のプロ
セッサ１００の処理を停止する。第１のプロセッサ１０
０は、いずれかのタスクを実行している間、タスク状態
信号１０２にタスク番号を出力し、タスクを実行中であ
ることを第１のプロセッサ１００外部に通知する。

【００２９】フォーカスフィルタ処理およびトラッキン
グフィルタ処理に関しては、起動信号１５１により毎回
起動される必要がある。また、スピンドル処理に関して
は、フォーカス、トラッキング処理に比較してサンプル
周期は長くて良い。そのため、他の２つの処理に比較し
て起動信号１５１により毎回起動される必要はなく、例
えば１６回に１回の割合で実行されるものとする。従っ
て、タスク３を実行する必要が無い場合は、起動信号１
５１が第１のプロセッサ１００に入力されると、第１の
プロセッサ１００に入力されるタスク１、タスク２と順
番に実行し処理を終了する。第１のプロセッサ１００
は、いずれかのタスクを実行している場合は、そのこと
を制御回路１５０に通知するためにタスク状態信号１０
２を出力する。各タスクを実行するかどうかは、第２の
プロセッサ１１０が第１のプロセッサ１００内のタスク
制御レジスタを書き換えることで行う。

【００３０】第２のプロセッサ１１０は、振動や偏芯等
の外乱によりフォーカス制御用のフィルタの係数を変更
する必要があると判断すると、ローカルメモリ１３０の
領域１３１内にあるフィルタ係数を更新するために、バ
ス１０１を通じてローカルメモリ１３０へ書き込みデー
タを送る。

【００３１】制御回路１５０は、第２のプロセッサ１１
０がローカルメモリ１３０へ書き込みを行うと、書き込
みデータとアドレスとをＦＩＦＯ１２０へ格納し、第１
のプロセッサ１００でタスクの実行中における書き込み
かどうかをタスク状態信号１０２により判断する。タス
クが実行中の場合は、ＦＩＦＯ１２０からローカルメモ
リ１３０への書き込みをセレクタ１４０により全タスク
の処理が終了するまで遅らせ、全タスクの処理が終了し
た時点で、ＦＩＦＯ１２０内の全データをローカルメモ
リ１３０へ転送を行うよう制御する。従って、第１のプ
ロセッサ１００がタスク３の実行を終了した後、起動信
号１５１が入力され再度第１のプロセッサ１００が処理
を開始するまでに、制御回路１５０がＦＩＦＯ１２０上
のデータを全てローカルメモリ１３０へ転送する必要が
あり、この転送に必要なクロック数を確保して第１のプ
ロセッサ１００の全タスクの実行を終了できるよう各タ
スクの実行クロック数を調整しておく。例えばタスク
１、タスク２およびタスク３を実行し終えた後、ＦＩＦ
Ｏ１２０上のデータ転送に必要なクロック数を確保でき
ない場合は、タスク３を実行する前に、ＦＩＦＯ１２０
からローカルメモリ１３０への転送が行われないよう各
タスクの実行クロック数を調整しておく。

【００３２】このように、本実施の形態１のディジタル
信号処理装置１０では、第１のプロセッサ１００と、第
２のプロセッサ１１０と、ＦＩＦＯ１２０と、上記第１
のプロセッサ１００の実行データを格納するローカルメ
モリ１３０と、セレクタ１４０と、ローカルメモリ１３
０への書き込みを制御する制御回路１５０と、バス１０
１とを備え、書き込みデータを転送する第２のプロセッ
サ１１０がＦＩＦＯ１２０へ書き込みデータを格納した
後、書き込みデータの書き込みを行う第１のプロセッサ
１００のタスクの処理状態を確認し、タスクが処理中で
あればデータの書き込みを遅延するようにしたので、デ
ータの書き込みを行う第１のプロセッサの処理を増加さ
せること無く、確実にデータ転送を行うことができる。

【００３３】（実施の形態２）図２は本発明の実施の形
態２におけるディジタル信号処理装置を説明するための
ブロック図である。本実施の形態２のディジタル信号処
理装置２０は、上記実施の形態１のディジタル信号処理
装置１０の構成に加えて、第１のプロセッサ５００から
書き込み無効信号５０１を送出するように構成されてい
る。

【００３４】この実施の形態２のディジタル信号処理装
置２０におけるその他の構成は図１に示す実施の形態１
のディジタル信号処理装置と同一となっている。

【００３５】次に動作について説明する。第１のプロセ
ッサ５００からの命令内には、ローカルメモリ１３０へ
書き込むデータが再度参照されないことを示す無効ビッ
トを持つ。

【００３６】例えば、第１のプロセッサ５００が、以下
のような命令列を実行する場合を考える。なお、Ａ、
Ｂ、Ｃ、Ｄ、Ｅは変数である。

【００３７】：命令（１）Ａ＝Ｂ＋Ｃ命令（２）Ｄ＝Ａ＋Ｅ：

【００３８】変数Ａは、命令（１）で書き込みが行わ
れ、命令（２）で参照されるが、以降の命令では参照さ
れない。この場合、命令（１）の結果を直接命令（２）
に受け渡すことができれば、命令（１）の結果、すなわ
ち変数Ａをメモリに格納する必要なはい。

【００３９】次に、第１のプロセッサ５００の動作につ
いてより詳しく説明する。図３は本発明の実施の形態２
における第１のプロセッサの演算回路を説明するための
ブロック図である。

【００４０】本実施の形態２における第１のプロセッサ
の演算回路３０は、メモリ５８０と、レジスタ５８１
と、セレクタ５８２および５８３と、算術論理演算回路
（以下、ＡＬＵと記す）５８４と、制御回路５８５とか
ら構成されている。

【００４１】第１のプロセッサの演算回路３０の動作に
ついて説明する。上記命令（１）を実行した場合、変数
ＢおよびＣがメモリ５８０より読み出され、セレクタ５
８２および５８３を経由し、ＡＬＵ５８４に入力され加
算が行われる。ＡＬＵ５８４の出力（加算の結果）は、
メモリ５８０へ送られると同時にレジスタ５８１に格納
される。次に命令（２）を実行すると、制御回路５８５
は命令（１）の結果の格納先と、命令（２）の入力とが
一致していることを検出すると、制御回路５８５でメモ
リ５８０から読み出したデータの代わりに、レジスタ５
８１の出力を選択するよう制御する。このような演算回
路３０を構成することで、命令（２）以降において参照
されることの無い命令（１）の演算結果をメモリ上に格
納することは不要となる。

【００４２】上記のような演算回路を持つ第１のプロセ
ッサ５００が、ローカルメモリ１３０への書き込み無効
ビットがセットされた命令（１）を実行した場合、ロー
カルメモリ１３０への書き込み時に書き込み無効信号５
０１が出力される。

【００４３】書き込み無効信号５０１がローカルメモリ
１３０への書き込み時に第１のプロセッサ５００より出
力された場合、制御回路５５０は、ＦＩＦＯ１２０上に
データが格納されていれば、ＦＩＦＯ１２０上のデータ
がいずれのタスクのメモリ領域への書き込みであるかを
書き込みアドレスで判断し、第１のプロセッサ５００の
出力するタスク状態信号１０２のタスク番号に基づき、
既に書き込み先のタスクの実行が終了していると判断し
た場合は、第１のプロセッサ５００からの書き込み要求
を無視し、ＦＩＦＯ１２０からローカルメモリ１３０へ
転送を行うよう制御する。

【００４４】例えば、第１のプロセッサ５００の処理が
タスク１、タスク２、タスク３の順番で実行されるよう
設定されており、タスク状態信号１０２の出力がタスク
２を示していれば、タスク１の実行が終了したことを確
認できる。この場合、制御回路５５０はＦＩＦＯ１２０
上の先頭のデータがタスク１のメモリ領域１３１への書
き込みであれば、書き込み無効信号５０１が出力された
場合に、ＦＩＦＯ１２０の先頭のデータを領域１３１に
書き込む。

【００４５】このように、本実施の形態２のディジタル
信号処理装置２０では、上記実施の形態１のディジタル
信号処理装置１０に加えて、第１のプロセッサ５００か
ら書き込み無効信号５０１を送出するようにしたので、
第１のプロセッサ５００上の処理、即ち全てのタスクの
実行が終了してから転送するＦＩＦＯ１２０上のデータ
数を削減することができる。

【００４６】（実施の形態３）図４は本発明の実施の形
態３におけるディジタル信号処理装置４０の構成を説明
するためのブロック図である。本実施の形態３のディジ
タル信号処理装置４０は、上記実施の形態２のディジタ
ル信号処理装置２０に加えて、実行クロック数レジスタ
２６０及び２６１が付加されている。

【００４７】実行クロック数レジスタ２６０には、タス
ク１およびタスク２の実行に必要なクロック数と、タス
ク３がその実行を開始してから最後にローカルメモリ１
３０上のデータにアクセスするまでのクロック数の総計
が格納され、実行クロック数レジスタ２６１は、起動信
号１５１が出力されてからのクロック数を格納するため
に用いられ、この起動信号１５１が出力される毎に初期
化される。

【００４８】この実施の形態３のディジタル信号処理装
置４０におけるその他の構成は図１に示す実施の形態１
のディジタル信号処理装置１０と同一となっている。

【００４９】次に動作について説明する。第１のプロセ
ッサ１００は、起動信号１５１により実行された後、実
行クロック数レジスタ２６０に設定されたクロック数を
経過した時点で、ローカルメモリ１３０へのアクセスは
行わなくなるとともに、次回の起動信号１５１による処
理が開始されるまでに、ＦＩＦＯ１２０上のデータをロ
ーカルメモリ１３０に転送可能なクロック数が確保され
ているものとする。

【００５０】制御回路２５０は、第１のプロセッサ１０
０の出力するタスク状態信号１０２により、処理の終了
が確認され、未転送のデータがＦＩＦＯ１２０上にあれ
ば、実行クロックレジスタ２６０と２６１とを比較し、
実行クロック数レジスタ２６１の方が実行クロック数レ
ジスタ２６０より小さければ、ＦＩＦＯ１２０上のデー
タをローカルメモリ１３０に転送可能と判断し、ＦＩＦ
Ｏ１２０、ローカルメモリ１３０およびセレクタ１４０
を制御しＦＩＦＯ１２０上のデータをローカルメモリ１
３０へ転送する。

【００５１】また、制御回路２５０は、第１のプロセッ
サ１００の処理が終了しない場合でも、実行クロックレ
ジスタ２６０と２６１との比較をし、実行クロック数レ
ジスタ２６１と実行クロック数レジスタ２６０が一致し
た時点で、ＦＩＦＯ１２０上のデータをローカルメモリ
１３０に転送を開始する。

【００５２】このように、本実施の形態３のディジタル
信号処理装置４０では、上記実施の形態２のディジタル
信号処理装置２０に加えて、実行クロック数レジスタ２
６０及び２６１を備えるようにしたので、第１のプロセ
ッサ１００のローカルメモリ１３０へのアクセスと、Ｆ
ＩＦＯ１２０上のデータの転送との競合を避け、第１の
プロセッサ１００から出力されるデータを途中で中断す
ること無く、確実にローカルメモリ１３０へ転送するこ
とができる。

【００５３】（実施の形態４）図５は本発明の実施の形
態４におけるディジタル信号処理装置５０を説明するた
めのブロック図である。本実施の形態４のディジタル信
号処理装置５０は、上記実施の形態３のディジタル信号
処理装置４０に加えて、アドレスレジスタ３６０が付加
され、実行クロックレジスタ２６０が省略されている。

【００５４】この実施の形態４のディジタル信号処理装
置５０におけるその他の構成は図１に示す実施の形態１
のディジタル信号処理装置１０と同一となっている。

【００５５】次に動作について説明する。まず、アドレ
スレジスタ３６０には、タスク３がその実行を開始して
から最後にローカルメモリ１３０上のデータにアクセス
する命令のアドレスが格納される。また、第１のプロセ
ッサ３００は、実行中の命令のアドレスをアドレスバス
３０１により制御回路３５０に転送する。

【００５６】第１のプロセッサ３００は、起動信号１５
１により実行を開始した後、アドレスレジスタ３６０に
設定されたアドレスの命令を実行した時点で、ローカル
メモリ１３０へのアクセスは行わなくなる。また、次回
の起動信号１５１による処理が開始されるまでに、ＦＩ
ＦＯ１２０上のデータをローカルメモリ１３０に転送可
能な状態に待機されているものとする。

【００５７】制御回路３５０は、第１のプロセッサ３０
０のデータ処理が終了していない場合でも、アドレスレ
ジスタ３６０とアドレスバス３０１とを比較し、一致し
た時点で、ＦＩＦＯ１２０上のデータをローカルメモリ
１３０に転送を開始する。

【００５８】また、制御回路３５０は、第１のプロセッ
サ３００が出力する実行中の命令のアドレスにより、ア
ドレスの変化が停止したことで上記データ処理の終了を
確認する。未転送のデータがまだＦＩＦＯ１２０上にあ
れば、ＦＩＦＯ１２０上のデータをローカルメモリ１３
０に転送可能と判断し、ＦＩＦＯ１２０、ローカルメモ
リ１３０およびセレクタ１４０を制御しＦＩＦＯ１２０
上のデータをローカルメモリ１３０へ転送する。

【００５９】このように、本実施の形態４のディジタル
信号処理装置５０では、上記実施の形態３のディジタル
信号処理装置に加えて、アドレスレジスタ３６０を備え
るようにしたので、第１のプロセッサ３００のローカル
メモリ１３０へのアクセスとＦＩＦＯ１２０上のデータ
の転送との競合を避け、第１のプロセッサ３００から出
力されるデータを途中で中断すること無く、確実にロー
カルメモリ１３０へ転送することができる。

【００６０】（実施の形態５）図６は本発明の実施の形
態５におけるディジタル信号処理装置６０を説明するた
めのブロック図である。本実施の形態５のディジタル信
号処理装置６０は、上記実施の形態４のディジタル信号
処理装置５０とは基本的には同一の構成であるが、アド
レスレジスタ３６０と実行クロックレジスタ２６１が省
略されいる。

【００６１】次に動作について説明する。第１のプロセ
ッサ４００は、起動信号１５１により実行を開始した
後、全ての処理を終了した時点、およびローカルメモリ
１３０へのアクセスを終了した時点で、終了信号４０１
を出力する。この終了信号４０１の生成回路は図６には
図示されていないが、例えば、出力ポートへの書き込
み、などにより実現される。

【００６２】第１のプロセッサ４００は終了信号４０１
が出力された後、次回の起動信号１５１による処理が開
始されるまでに、ＦＩＦＯ１２０上のデータをローカル
メモリ１３０に転送可能な状態で待機されているものと
する。

【００６３】制御回路４５０は、第１のプロセッサ４０
０が出力する終了信号４０１により第１のプロセッサ４
００の処理の終了を確認し、未転送のデータがまだＦＩ
ＦＯ１２０上にあれば、ＦＩＦＯ１２０上のデータをロ
ーカルメモリ１３０に転送可能と判断し、ＦＩＦＯ１２
０、ローカルメモリ１３０およびセレクタ１４０を制御
しＦＩＦＯ１２０上のデータをローカルメモリ１３０へ
転送する。

【００６４】このように、本実施の形態５のディジタル
信号処理装置６０では、以上のような処理を行うこと
で、第１のプロセッサ４００の命令でＦＩＦＯ１２０上
のデータの転送の禁止期間を指示することになり、ハー
ドウェアの増加を抑えるとともに、書き込み禁止区間を
短縮し、第１のプロセッサ４００のローカルメモリ１３
０へのアクセスとＦＩＦＯ１２０上のデータの転送との
競合を避け、第１のプロセッサ４００から出力されるデ
ータを途中で中断すること無く、ローカルメモリ１３０
へ転送することができる。

【００６５】なお、上述した説明において、本発明に係
わるディジタル信号処理は光ディスクドライブのサーボ
制御装置におけるディジタルフィルタ処理を行ったもの
としたが、必ずしもこれに限定されるものではない。

【００６６】

【発明の効果】以上のように本発明によれば、データの
転送先のプロセッサが自らＦＩＦＯへアクセスし、デー
タを取り込む代わりにデータ転送元のプロセッサがＦＩ
ＦＯへデータを格納した後、データ転送先のプロセッサ
におけるタスクの処理状態を確認するようにしたので、
転送先となるメモリへのアクセスの競合を避け、データ
の転送先のプロセッサの処理を増加させること無く確実
にデータ転送を行うことができる。さらに、転送先のプ
ロセッサからメモリへ書き込まれるべきデータが再度参
照されないことを示す無効ビットを命令内に持つこと
で、メモリへの競合を避けることができ、ＦＩＦＯから
メモリへの転送時間をさらに短縮することができる。

【００６７】また、転送先のプロセッサ上でプロセッサ
が処理を開始した時点から最後にメモリへアクセスを行
うまでのクロック数を保持するレジスタ、あるいはメモ
リへアクセスする最後の命令のアドレスを保持するレジ
スタ、または転送先のプロセッサが自ら終了タイミング
を通知する機構を設けることで、転送先のプロセッサの
処理の終了を待たずにメモリへの転送を開始できるよう
になり、転送時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるディジタル信号
処理装置を説明するためのブロック図である。

【図２】本発明の実施の形態２におけるディジタル信号
処理装置を説明するためのブロック図である。

【図３】本発明の実施の形態２における第１のプロセッ
サの演算回路を説明するためのブロック図である。

【図４】本発明の実施の形態３におけるディジタル信号
処理装置を説明するためのブロック図である。

【図５】本発明の実施の形態４におけるディジタル信号
処理装置を説明するためのブロック図である。

【図６】本発明の実施の形態５におけるディジタル信号
処理装置を説明するためのブロック図である。

【図７】従来のディジタル信号処理装置を説明するため
のブロック図である。

【符号の説明】

１０、２０、４０、５０、６０ディジタル信号処理装
置１００、３００、４００、５００第１のプロセッサ１１０第２のプロセッサ１２０ファーストイン・ファーストアウト方式のメモ
リ１３０ローカルメモリ１４０セレクタ１５０、２５０、３５０、４５０、５５０制御回路１０１バス１０２、３０１、４０１タスク状態信号１３１タスク１１３２タスク２１３３タスク３１５１起動信号３６０アドレスレジスタ３０１アドレスバス５０１書き込み無効信号３０第１のプロセッサの演算回路５８０メモリ５８１レジスタ５８２、５８３セレクタ５８４算術論理演算回路５８５制御回路４０１終了信号４０２、４０３実行クロック数レジスタ７０従来のディジタル信号処理装置６０１シングルチップマイコン６０２ローカルＣＰＵ６０３出力ＦＩＦＯ６０４入力ＦＩＦＯ６０５ＦＩＦＯステータスレジスタ６０６ＦＩＦＯ割り込み制御回路６０７ＲＡＭ６０８ＲＯＭ６０９タイマ６１０ＳＣＩ６１１Ｉ／Ｏポート６１５メインＣＰＵ

Claims

【特許請求の範囲】

【請求項１】複数個のプロセッサから同一メモリ領域
への書き込みが競合しないようにデータ転送を行うディ
ジタル信号処理装置であって、ディジタルデータ処理を複数のタスクに分割して実行
し、実行中のタスク情報を出力する第１のプロセッサ
と、外部データバスに接続され、外部にデータを送受信する
複数のプロセッサと、上記第１のプロセッサの実行データを格納する格納部
と、上記第１のプロセッサ以外の各プロセッサから出力され
る上記格納部への書き込みデータを一時格納するメモリ
と、該メモリから上記格納部へ処理データの転送を行う制御
回路とを備えた、ことを特徴とするディジタル信号処理装置。
【請求項２】請求項１記載のディジタル信号処理装置
において、上記第１のプロセッサが処理を実行する際、上記複数の
プロセッサがタスクを実行中の場合は、上記メモリ内に
て書き込みを遅延させるものである、ことを特徴とするディジタル信号処理装置。
【請求項３】請求項１記載のディジタル信号処理装置
において、上記メモリは、ファーストイン・ファーストアウト方式
のメモリである、ことを特徴とするディジタル信号処理装置。
【請求項４】請求項１記載のディジタル信号処理装置
において、上記制御回路は、上記第１のプロセッサが複数に分割さ
れた、いずれのタスクをも実行していないことを検出し
た場合に、処理データの転送を行うものである、ことを特徴とするディジタル信号処理装置。
【請求項５】請求項１記載のディジタル信号処理装置
において、上記複数のプロセッサは、上記制御回路の起動信号により上記第１のプロセッサの
処理の開始を知った後、次の起動信号が出力されるまで
に、上記メモリにデータを送出するものである、ことを特徴とするディジタル信号処理装置。
【請求項６】請求項１記載のディジタル信号処理装置
において、上記第１のプロセッサは、データを上記格納部へ書き込
む際、上記メモリから上記格納部への書き込み無効を示
し、書き込みを遅延させる無効ビットを出力するもので
ある、ことを特徴とするディジタル信号処理装置。
【請求項７】請求項６記載のディジタル信号処理装置
において、上記無効ビットは、上記第１のプロセッサ以外のプロセ
ッサが上記格納部へデータを出力中である場合に出力さ
れるものである、ことを特徴とするディジタル信号処理装置。
【請求項８】請求項１記載のディジタル信号処理装置
において、上記第１のプロセッサが、上記タスク情報を出力し、一定期間のクロック数を格納
するレジスタと、上記第１のプロセッサから各タスクへの書き込みデータ
処理開始時にカウントを開始するカウンタとを備えた、ことを特徴とするディジタル信号処理装置。
【請求項９】請求項８記載のディジタル信号処理装置
において、上記クロック数を格納する期間は、上記第１のプロセッ
サが上記格納部へのアクセスを開始した時点から、アク
セス終了までの期間である、ことを特徴とするディジタル信号処理装置。
【請求項１０】請求項８記載のディジタル信号処理装
置において、上記第１のレジスタと上記カウンタの出力に基づき上記
メモリから上記格納部への転送開始タイミングを検出す
る検出回路を備えた、ことを特徴とするディジタル信号処理装置。
【請求項１１】請求項１記載のディジタル信号処理装
置において、上記制御回路は、上記第１のプロセッサにおける実行中
の実行アドレスを示すアドレス情報と、上記第１のプロセッサ上で実行される実行アドレスを格
納するアドレスレジスタと、上記アドレス情報と上記アドレスレジスタに設定された
アドレスとを入力し、該アドレスが一致した時点で上記
メモリから上記格納部へデータの転送を行うものであ
る、ことを特徴とするディジタル信号処理装置。
【請求項１２】請求項１または請求項１０記載のディ
ジタル信号処理装置において、上記制御回路は、第１のプロセッサのデータ処理の進行
状況に関わらず、上記アドレス情報と上記アドレスレジ
スタに設定されたアドレスとを比較し、一致した場合に
上記メモリから上記格納部へ転送を行うものである、ことを特徴とするディジタル信号処理装置。
【請求項１３】請求項１記載のディジタル信号処理装
置において、上記第１のプロセッサは、データを上記格納部へ書き込
む際、上記メモリから上記格納部への書き込み許可タイ
ミングを示す許可ビットを出力するものである、ことを特徴とするディジタル信号処理装置。
【請求項１４】請求項１３記載のディジタル信号処理
装置において、上記許可ビットは、上記第１のプロセッサ以外の各プロセッサが上記格納部
へのデータ出力終了後、出力されるものである、ことを特徴とするディジタル信号処理装置。
【請求項１５】請求項１記載のディジタル信号処理装
置において、上記ディジタルデータ処理は、光ディスクドライブのサーボ制御装置におけるディジタ
ルフィルタ処理に用いるものである、ことを特徴とするディジタル信号処理装置。