JP3524110B2 - マイクロコンピュータシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バスマスタと、メモリ
や周辺機能ユニットと、これらのユニットに接続されデ
ータ転送を行うバスとを有するマイクロコンピュータシ
ステムに関し、特にこれらのユニット間でのデータの授
受を行うバス動作方式に関する。

【０００２】

【従来の技術】バスマスタであるマイクロコンピュータ
等のプロセッサと、メモリや周辺機能ユニットと、バス
とから構成されたマイクロコンピュータシステムにおい
ては、それぞれのユニット間でのデータの授受を行なう
必要が有る。一方、マイクロコンピュータ等の論理回路
を高速に動作させるためには、動作周波数を上げて全体
として高速に動作させる第１の方法と、パイプライン処
理によって実効的に高速動作を実現する第２の方法があ
る。第１の方法によると、デバイス的な限界があり、
又、一般的に高価なシステムになってしまうことが多
い。そこで、通常は、第１の方法と第２の方法を、コス
トと性能の両面から見て釣り合いのとれる範囲で併用し
ている。一方、マイクロコンピュータの方式としては、
高機能な命令を豊富に備えるＣＩＳＣ(Complex Instruc
tion Set Computer)方式と、簡単な命令を高速に実行す
るＲＩＳＣ(Reduced Instruction Set Computer)方式と
が知られている。ＲＩＳＣ方式によるマイクロコンピュ
ータでは、多くの命令がパイプライン実行によって１ク
ロックサイクルで高速に実行されることになる。

【０００３】

【発明が解決しようとする課題】しかしＲＩＳＣ方式に
よるマイクロコンピュータでは、命令フェッチやデータ
フェッチの頻度が高く、メモリや周辺機能ユニットとデ
ータの授受を行なうバス手段の動作帯域が、システム全
体の性能に大きく影響することになる。従って、ＲＩＳ
Ｃ方式によるマイクロコンピュータを用いたシステムに
おいては、高速なバス転送が必要となり、高速に動作す
るメモリや周辺機能ユニットが不可欠であった。しか
し、実際には、そのバスに接続される全てのメモリや周
辺機能ユニットが、そのシステムのバスマスタであるマ
イクロコンピュータと同じ速度で動作できるとは限らな
い。なぜなら、特に高速化を図ったマイクロコンピュー
タでは内部動作がパイプライン化されており、その１つ
のパイプラインステージに許される時間は、ほとんどの
場合、そのシステムの基本クロックの１周期分でしかな
いからである。このようにマイクロコンピュータが最も
高速に動作している場合には、内部のパイプラインは乱
れることなく順番に実行されており、これに接続されて
いるバス及び全てのメモリや周辺機能ユニットを、その
システムの基本クロックの１周期分で全て遅滞なく動作
させることは極めて難しい。従って、マイクロコンピュ
ータ内部に、パイプライン制御手段とあわせて、そのシ
ステムのバスで種々のアクセスを行なうための種々のア
クセスサイクルやアクセスデータサイズに関する制御を
行なう外部インタフェースを備える必要があった。この
ように上記従来技術によると、バスの動作速度、並びに
そのバスによってアクセスされるメモリや周辺機能ユニ
ットの動作速度、すなわちデータの読み出し又は書き込
みのアクセス時間によって、システム全体の性能が律速
されるという第１の問題がある。又、上記従来技術によ
ると、マイクロコンピュータの内部パイプライン動作に
合わせた外部インタフェースによってバスを制御するた
めに、本来必要とする基本的な外部インタフェースに加
えて、そのバスに接続される可能性のある全てのメモリ
や周辺機能ユニットのアクセスに対応するインタフェー
ス機能を備える必要があり、外部インタフェースが複雑
になり、論理規模が増大するという第２の問題がある。
更に、そのマイクロコンピュータを使用して別のシステ
ムを構築する際には、そのシステムのバスインタフェー
ス仕様が限定されてしまうという第３の問題と、バスマ
スタが複数個あるシステムでは、それぞれのバスマスタ
内部のパイプライン動作に対応した外部インタフェース
回路をバスマスタの数だけ設ける必要があるという第４
の問題がある。従って本発明の目的とするところは、バ
ス並びにメモリや周辺機能ユニットの実効的な動作速度
を上げると共に、バスマスタ側のバスインタフェースを
簡単化し、なおメモリや周辺機能ユニット側のインタフ
ェース仕様をバスマスタ側のインタフェース回路を変更
することなく容易に変更することのできるマイクロコン
ピュータシステムのバス動作方式を提供することにあ
る。

【０００４】

【課題を解決するための手段】上記目的は、バスを介し
て行なうアクセスをパイプライン実行し、更にアクセス
されるデバイスの動作スピードに従ってそのアクセス動
作を実行するバスを階層化して、しかも各階層のバスを
それぞれ或一定の範囲で独立に制御することが可能なバ
スコントローラを設けることによって達成される。

【０００５】すなわち、本発明の基本的技術思想によれ
ば、第１階層のバスはアクセスを高速にパイプライン実
行し、その実行制御は第１階層のバスコントローラがあ
る一定の範囲でバスマスタとは独立に制御することが可
能な構造とし、更に、第１階層のバスで実行する高速な
パイプライン実行を遅滞させるようなスピードの遅いア
クセス動作は、第１階層のバスから第２階層のバスにそ
の実行制御を移し、更にスピードの遅いアクセス動作は
さらにその下の階層のバス手段にその実行制御を移すと
いったような、階層的なバス、及び該バスに対応した階
層的なコントローラを設けることによってシステム全体
として上記目的を達成せんとするものである。

【０００６】本願で開示される代表的な実施例によるマ
イクロプロセッサシステムは、バスマスタ（１０１）
と、上記バスマスタからのアドレスが伝達される第１の
アドレスバス（１１３）と、上記バスマスタからのデー
タが伝達される第１のデータバス（１１４）と、上記第
１のアドレスバスと上記第１のデータバスとに接続され
た高速メモリ（１１５）と、上記第１のアドレスバスと
上記第１のデータバスとに接続された第１のバスバッフ
ァ（１１２）と、上記第１のアドレスバスに上記第１の
バスバッファを介して接続された第２のアドレスバス
（１２３）と、上記第１のデータバスとに上記第１のバ
スバッファを介して接続された第２のデータバス（１２
４）と、上記第２のアドレスバスと上記第２のデータバ
スとに接続された低速デバイス（１２５，１２６，１２
７）と、上記バスマスタからのアクセス要求に応答して
上記第１のアドレスバスと上記第１のデータバスとのバ
ス権を許可する第１のバスコントローラ（１１１）と、
上記バスマスタからの上記アクセス要求に応答して上記
第２のアドレスバスと上記第２のデータバスとのバス権
を許可する第２のバスコントローラ（１２１）とを具備
してなり、上記バスマスタ（１０１）は上記アクセス要
求と上記第１のアドレスバスへのアドレスの出力とに関
してパイプライン動作を実行する如く構成され、上記高
速メモリ（１１５）はアドレスデコードに従ったメモリ
選択動作と選択メモリからのデータリードとに関してパ
イプライン動作を実行する如く構成され、上記バスマス
タの上記アクセス要求のアクセス対象が上記低速デバイ
スである際に、上記バスマスタに上記第１のアドレスバ
スと上記第１のデータバスとの上記バス権および上記第
２のアドレスバスと上記第２のデータバスとの上記バス
権を許可し、上記バスマスタが上記パイプライン動作の
進行を停止し、上記第１のバスバッファが上記第１のア
ドレスバスの上記アドレスを所定サイクルの間に保持し
て第２のアドレスバスへ転送する如く、上記第１と第２
のバスコントローラの少なくとも一方が上記バスマスタ
と上記第１のバスバッファとを制御することを特徴とす
る。

【０００７】

【作用】まずアクセスを高速にパイプライン実行する第
１階層のバスによって、バスの動作速度、並びにそのバ
スによってアクセスされるメモリや周辺機能ユニットの
動作速度が実効的に高速化されることで、データの読み
出し又は書き込みのアクセス時間でシステム全体の性能
が律速されるという前記第１の問題を解決することがで
きる。更に、第１階層のバスによるメモリアクセスのパ
イプライン実行を、専用の第１階層のバスコントローラ
で制御することによって、アクセスの主体であるバスマ
スタは、第１階層のバスコントローラに対してメモリア
クセス動作を起動するバス命令と第１階層のバスコント
ローラからの制御信号に従ってアドレスの出力とデータ
の入出力を実行する手段とを備えるだけでよい。すなわ
ち、マイクロコンピュータ等のバスマスタ内部のパイプ
ライン動作制御と、メモリアクセスのパイプライン動作
制御を分離することにより、バスマスタ自身は簡単なイ
ンタフェースを実現するだけでよく、特に、メモリアク
セス動作をパイプライン実行した場合に、バスマスタ内
部のパイプライン実行状態との種々の組み合せで発生す
る制御条件の場合の数を減らすことができる。このこと
は、全体として、メモリアクセスを実行するための制御
論理規模を削減することができ、論理規模が増大すると
いう前記第２の問題を解決することができる。更に、ア
クセスされるデバイスの動作スピードに従ってそのアク
セス動作を実行するバスを階層化して、しかも各階層の
バスをそれぞれある一定の範囲で独立に制御することが
可能なバスコントローラを設けることによって、第１階
層のバスコントローラとバスマスタとの間でメモリアク
セスの動作制御を分離した場合と同様の効果を得ること
ができる。本発明によるバスインタフェースに対応した
マイクロコンピュータ等のバスマスタモジュールを使用
して、別のシステムを構築する際には、バスマスタモジ
ュールのバスインタフェース回路を変更することなく、
第１階層のバスコントローラ、若しくは更に下位階層の
バスコントローラの機能仕様を変更するだけで対応する
ことが可能となり、別のシステムを構築する際に、その
システムのバスインタフェース仕様が限定されてしまう
という前記第３の問題を解決することができる。更に、
マイクロコンピュータ等のバスマスタ内部のパイプライ
ン動作制御と、メモリアクセスの動作制御を分離するこ
とによる別の効果として、バスマスタが複数個存在する
システムにおいて、バスマスタ毎に同様の機能を果たす
複雑なバスインタフェースを備える必要がなく、それぞ
れのバスマスタは簡単なバスインタフェースを備えるだ
けで、メモリアクセス実行を制御するバスコントローラ
は全体で１つ備えればよく、全てのメモリアクセス機能
を備えた外部インタフェース回路をバスマスタの数だけ
設ける必要があるという前記第４の問題を解決すること
ができる。又、このことは、それぞれのバスマスタの内
部パイプライン動作の仕様が異なる場合でも、前記した
ような簡単なバスインタフェース手段さえ備えておれ
ば、本発明によるところの高速に動作する前記第１階層
のバス手段に接続することが可能であるということを意
味する。以上によって、バス並びにそのバスに接続され
ているメモリや周辺機能ユニットの実効的な動作速度を
上げると共に、バスマスタ側のバスインタフェースを簡
単化し、なおかつそのバスに接続されているメモリや周
辺機能ユニットの側のインタフェース仕様を、バスマス
タ側のインタフェース回路を変更することなく容易に変
更することのできるバスの動作方式、及び該バスと該バ
スに接続されるメモリや周辺機能ユニットの動作制御方
式、及び該バスの動作方式に合わせて動作することが可
能なマイクロコンピュータ、及びそれらのユニットで構
成されるシステムを提供することが可能となる。本発明
のその他の目的と特徴とは、以下の実施例から明らかと
なろう。

【０００８】

【実施例】以下、本発明の実施例について、図面を用い
て詳細に説明する。

【０００９】システム構成 図１は、本発明の実施例によるパイプライン制御バスを
用いたマイクロコンピュータシステムの１構成例を示し
たものである。バスマスタ バスマスタ１０１および１０２は、マイクロコンピュー
タなどのプロセッサやＤＭＡＣ（Direct Memory Access
Controller）のように、システム内のメモリやその他
の周辺機能ユニットに対してデータの読み出しや書き込
みを行なうモジュールである。このバスマスタ１０１、
１０２は、システム内のメモリ１１５、１２５やその他
の周辺機能ユニット１２６、１２７に対してデータの読
み出しや書き込みを行なう際に、大きくアドレスバス１
１３、１２３とデータバス１１４、１２４に分類するこ
とのできるバスを介してデータの授受を行なう。階層バス バスは、バスマスタ１０１、１０２がアクセスすること
が可能な各モジュールに接続されており、アドレスバ
ス、データバス共に、１１３、１１４と１２３と１２４
の大きく２つの階層に分かれている。これは、一つに
は、アクセスタイムやアクセス頻度の違う複数のモジュ
ールを効率的にアクセスするためであり、もう一つに
は、バスインタフェースに拘る全体のパイプライン制御
を階層化して簡単化するためである。第１階層のアドレ
スバス １１３をＩＡＢ（Internal Address Bus）、第
１階層のデータバス１１４をＩＤＢ（Internal Data Bu
s）と呼ぶ。高速メモリ チップ内のバスマスタ１０１、１０２は、第１階層のア
ドレスバス１１３と第１階層のデータバス１１４を直接
駆動することによって、第１階層のバスに接続された内
部高速メモリ１１５を高速に連続アクセスすることがで
きる。または、離散的なメモリアクセスの場合は、多く
の場合、ディレイド・ロードによる命令実行方式によっ
て、プログラム全体として高い実行性能を維持すること
が可能である。ここでディレイド・ロードとは、バスマ
スタがメモリ等の記憶装置からデータを読み出す際に、
所望のデータがバスマスタ内に読み込まれるまでの間隙
を利用して、該データに影響を及ぼさない命令等を実行
することをいう。バスマスタ１０１、又は１０２がＩＡ
ＢとＩＤＢを介して内部高速メモリ１１５に対してデー
タを読み出したり書き込んだりするメモリアクセス動作
はパイプライン実行されており、このメモリアクセスの
パイプライン実行は第１階層のバスコントローラ１１１
で制御されている。第１階層のバスコントローラ 第１階層のバスコントローラ１１１がメモリアクセスに
伴うバスサイクルを直接に制御する範囲は、図１に示し
た回路ブロック１１０であって、この回路ブロック１１
０は第１階層のバスＩＡＢ、ＩＤＢによって直接に接続
されている範囲である。尚、メモリアクセスのパイプラ
イン実行の詳細については、図２以降を用いて別途説明
する。ここで、メモリアクセスを起動するのはそのアク
セス動作の主体であるバスマスタ１０１、１０２であ
り、第１階層のバスコントローラ１１１はそのメモリア
クセスの起動信号を受けて、バスマスタが複数ある場合
にはどのバスマスタにメモリアクセスを行なう為のバス
権を許可するかを決定して、ＩＡＢ、ＩＤＢのデータ転
送に関する動作タイミングを制御する。従って、バスマ
スタはメモリアクセスを起動した後、バスコントローラ
から次の動作を指示されるまで別の処理を実行すること
も可能である。又、メモリアクセス自身がパイプライン
実行され、しかもその実行制御はバスマスタではなく、
バスコントローラが行なっていることから、バスマスタ
のパイプライン構成が必ずしもメモリアクセス自身のパ
イプライン構成に完全に一致している必要がない。第１階層のバスバッファ 更に、第１階層のバスＩＡＢ、ＩＤＢは、第１階層のバ
スバッファ１１２を介して、第２階層のバス手段である
ＰＡＢ（Peripheral Address Bus）１２３、ＰＤＢ（Pe
ripheral Data Bus）１２４に接続されている。ここ
で、ＰＡＢは第２階層のアドレスバス１２３で、ＰＤＢ
は第２階層のデータバス１２４である。第１階層のバス
バッファ１１２はＩＡＢ１１３からＰＡＢ１２３へ一方
向にアドレスを転送し、ＩＤＢ１１４とＰＤＢ１２４と
の間で双方向にデータを転送することが可能である。第２階層のバスコントローラ バスマスタからアクセス要求が、第１階層のバスで実行
しているパイプライン動作を遅滞させるものである時
は、第１階層のバスコントローラ１１１はそのアクセス
の実行制御を第２階層のバスコントローラ１２１に移
す。第１階層のバッファ手段１１２は、このときに時間
的なずれを伴うアドレスやデータの受渡しをを行なう。
すなわち、第２階層のバス１２３、及び１２４は、アク
セス速度の遅い低速メモリ１２５や、アクセス頻度が低
かったり、あまりアクセス速度の要求されない周辺機能
モジュール１２６、及び１２７、更に下位階層のバス手
段に接続するための第２階層のバスバッファ手段１２２
等に接続されており、そのアクセス動作は第２階層のバ
スコントローラ１２１が制御している。このように第２
階層のバスコントローラ１２１がそのメモリアクセス動
作を制御する範囲は回路ブロック１２０であって、回路
ブロック１２０はバス手段ＰＡＢとＰＤＢによって直接
に接続されている範囲である。すなわち、第１階層のバ
スコントローラからの情報で、第２階層のバス手段ＰＡ
ＢとＰＤＢ、及び該バス手段に接続されているメモリや
周辺機能モジュールを、ある一定の範囲で第１階層の実
行制御とは別個に制御することができる。

【００１０】バス動作の制御 従って、バスマスタ１０１、１０２のアクセス要求は、
まず第１バスコントローラに供給され、このアクセス要
求の対象が高速の回路ブロック１１０の範囲か、低速の
回路ブロック１２０の範囲か、または更に下位層で更に
低速のブロックなのかが、第１階層のバスコントローラ
１１１と第２階層のバスコントローラ１２１とによって
判定される。すなわち、バスマスタ１０１、１０２から
のアクセス要求にアクセス対象を識別する情報を含ませ
ることによって、この識別情報からコントローラ１１
１、１２１は上記の判定を行うこともできる。また、ア
ドレスバス上のバスマスタ１０１、１０２からのアクセ
スアドレスをバスコントローラ１１１、１２１が監視
し、アクセス要求の対象が高速の回路ブロックの範囲
か、低速の回路ブロックか、更に低速の回路ブロックか
の判定を行うことができる。アクセス要求の対象が高速
の回路ブロック１１０の範囲である場合は、バスバッフ
ァ１１２、１２２は非動作状態とされ、バスマスタと内
部高速メモリ１１５との間のデータ転送は第１階層のバ
ス１１３、１１４を介して実行される。アクセス要求の
対象が低速の回路ブロック１２０の範囲である場合は、
バスバッファ１１２は動作状態、バスバッファ１２２は
非動作状態とされ、バスマスタと低速メモリ１２５また
は周辺機能ユニット１２６、１２７との間のデータ転送
は第１階層のバス１１３、１１４、バスバッファ１１
２、第２階層のバス１２３、１２４を介して実行され
る。アクセス要求の対象が更に低速の回路ブロックの範
囲である場合は、バスバッファ１１２、１２２は動作状
態とされ、バスマスタと更に低速の回路との間のデータ
転送は第１階層のバス１１３、１１４、バスバッファ１
１２、第２階層のバス１２３、１２４、バスバッファ１
２２、更に下位階層のバスを介して実行される。また更
に、図１のシステム構成例において、バスマスタが１つ
の場合でも本発明の効果は有効であり、バスの階層が第
１階層のみの場合でも、又、各階層がそれぞれ複数組存
在しても、バスバッファを複数個並列に備えて各バス階
層を構築した場合においても本発明の効果は有効であ
る。

【００１１】メモリアクセスのパイプラインの構成 次に、図２以降を用いて、メモリアクセスのパイプライ
ン実行、及びそのパイプライン実行の制御方式に関し
て、詳細に説明する。まず、図２を参照しながら、メモ
リアクセス処理の内容を、リードアクセスの場合につい
て順を追って分析する。メモリアクセスを行なうバスマ
スタ１０１が、アクセスに必要なアドレスを計算する。
このとき、通常の一般的なプロセッサであれば、あるレ
ジスタ２０１からアドレスの元となる値を読み出して、
演算器（ＡＵ）２０２で所望のアドレス演算を行なった
後、アドレスバッファ２０３に格納する。アドレスバッ
ファ２０３に格納されたアドレスは、適当なタイミング
でアドレスバス１１３に出力され、アクセスされる側の
メモリ１１５に対しては通常、アクセス種類を示すリー
ド／ライト信号が与えられる。メモリ１１５側では、ア
ドレスバス１１３を通じてアドレスを受け取った後、そ
のアドレスをアドレスデコーダ２０４でデコードする。
そして、そのデコード情報をもって必要なメモリ要素を
選択し、センスアンプを介して読み出す処理２０５を経
て、メモリ側のデータバッファ２０６によって読み出し
たデータをデータバス１１４に出力する。アクセス元の
バスマスタ１０１は、データバス１１４に乗ったリード
データをバスマスタ側のデータバッファ２０７に取り込
み、更に、所望のレジスタ２０８に格納する。以上の処
理内容のうち、時間的なウェイトが比較的大きいのは、
バスマスタ内のアドレス演算と、メモリ内にアドレスが
取り込まれて以降、メモリ要素の選択からデータ読み出
しまでの２箇所である。従って一般に、この２箇所につ
いては特に回路的に工夫され、最適化が図られていると
いってよい。一方、バスマスタとメモリ及び周辺モジュ
ールを接続するアドレスバスやデータバスそのものの遅
延も、モジュールの性能が向上した分、相対的に無視で
きなくなってきている。モジュール毎に最適化設計をし
てそれぞれが高速に動作しても、インタフェース部で整
合がとれていないと、スピード的に不必要なマージン設
計をせざるを得なくなり、全体としての性能を劣化させ
ることになる。本実施例においては、バスマスタ内のア
ドレス演算からデータの取り込みまでを通して、全体と
してバランスのとれたパイプライン動作を実現すること
に主眼を置いている。図２では、２相ノンオーバラップ
クロックφ１，φ２をシステムクロックとして用いた場
合の、パイプライン・ステージ割り付けの１例を示し
た。すなわち、レジスタ２０１からφ１タイミングでデ
ータを読み出して演算器（ＡＵ）２０２に送り、演算済
のアドレスをφ２タイミングでアドレスバッファ２０３
に格納すると共にアドレスバス１１３に出力する。この
アドレスを、次はφ１タイミングによってメモリ１１５
のアドレスデコーダ２０４の前後で一旦ラッチし、読み
出したデータをφ２タイミングでデータバッファ２０６
に格納すると共にデータバス１１４に出力する。更に、
データバス１１４に乗ったリードデータをφ１タイミン
グでバスマスタ側のデータバッファ２０７に取り込み、
更に、所望のレジスタ２０８にφ２タイミングで格納す
る。このようにアクセスされる高速メモリ１１５にパイ
プラインステージが割り付けられており、メモリのアク
セスタイムは、φ１の立ち上がりからφ２の立ち下がり
までの期間におさまればよいことになる。しかもこの場
合のアクセスタイムは、アドレスデコードやバス駆動を
除いた、純粋にメモリ要素の選択からデータの読みだし
までの期間であることから、従来に比べてより高速な動
作が可能になる。すなわち本実施例によるパイプライン
制御バスのシステムでは、アドレスバス１１３やデータ
バス１１４及びそのインタフェース回路による遅延を、
見かけ上キャンセルしたように動作させることができ
る。このようにすることで、バス帯域は向上するが、そ
の分、バスマスタ自身のパイプラインに加えてメモリア
クセスまで含めた全体のパイプライン段数が増加してい
るために、統一的に制御するには制御条件の組み合せの
数が増大してパイプライン制御が複雑になることが考え
られる。また、周辺モジュールには、アクセス頻度の低
いものや、連続アクセスの必要のないものなどが少なか
らず存在し、バスの適切なマネージメントが難しくなる
恐れがある。これらの問題に対して、本実施例では、図
１で説明したようにバス手段を階層化して、バスマスタ
は最も速い最上位バスのインタフェースだけに対応し、
階層が下る毎にバスコントローラを配置して、バスマス
タがスピードの遅い下位階層のバスを直接制御すること
のないようにした。

【００１２】メモリアクセスのパイプラインの動作 それでは次に、動作タイミングチャート図３を用いて、
更にメモリアクセス時の実際のパイプライン動作につい
て説明を加える。図１の第１階層のバス手段で接続され
ている範囲１１０内のアクセスは、図３に示すように、
４段のパイプラインステージで動作させることとする。
すなわち、バスアービトレーションステージ３０１と、
アドレス出力ステージ３０２、ライトデータステージ３
０３、リードデータステージ３０４の４段である。今、
この４段のパイプラインが、待ち時間なく全て１サイク
ルずつ動作している場合を考える。バスアービトレーシ
ョンステージ３０１では、バスマスタからφ２タイミン
グで出力されたバスリクエスト信号ＢＵＳＲＥＱに対し
て、そのバスマスタにバス権を渡してよいかどうかを判
定し、バスアクノリッジ信号ＢＵＳＡＣＫを返すことに
よってバス権の管理を行なう。このバスアービトレーシ
ョンでバス権が許されると、その次のサイクルのφ２タ
イミングからアドレスバスＩＡＢにアドレスを出力する
ことができる。これが、アドレス出力ステージ３０２で
ある。更にその次のサイクルでは、ライトアクセスの場
合、その前のサイクルでアドレスバスＩＡＢに出力され
たアドレスに対する書き込みデータを、φ２タイミング
からデータバスＩＤＢに出力する。これがライトデータ
ステージ３０３で、リードアクセスの場合は、同じタイ
ミングでアクセスされた側のモジュールからリードデー
タが出力される。リードアクセスの場合は、更にその次
のサイクルのリードデータステージ３０４で、データバ
スＩＤＢに出力されたリードデータをφ１タイミングで
バスマスタ内に取り込む。又、ライトアクセスの場合に
は、同じリードデータステージ３０４で、バスマスタか
らデータバスＩＤＢに出力されたライトデータを、φ１
タイミングでアクセスされた側のデータバッファに取り
込む。本パイプライン制御バス方式では、バスマスタが
直接アクセスする第１階層のバス手段で接続されている
範囲１１０内のメモリアクセスが以上で説明した４段の
パイプラインで動作することにより、メモリ等の連続ア
クセス帯域を２〜３倍に引き上げることができる。特
に、バスアービトレーションをパイプライン処理するこ
とにより、バスマスタ間のバス権の授受に要する時間
が、事実上見えなくなっている。従って、頻繁にバス権
の移動が発生するようなシステムにおいては、従来に比
べてバスの使用効率を向上することが可能となる。ここ
で、システム内のバスマスタが１つの場合は、以上で説
明したパイプラインステージのうちバスアービトレーシ
ョンステージを削除することも可能である。

【００１３】パイプライン動作の制御 次に、図４を用いて上記で述べたパイプライン動作の制
御の１例について説明する。図４に示したパイプライン
動作制御例は、４段のパイプラインを全て同時に進める
か止めるかの制御であり、これを制御するためには１本
のＢＵＳＲＤＹ信号で充分である。ＢＵＳＲＤＹ信号
は、毎ステートφ２タイミングで出力され、次のステー
トでバスのパイプラインを進めるかどうかを決定してい
る。このＢＵＳＲＤＹ信号は、データサイズやアクセス
サイクル数等のメモリアクセス空間に関する情報と、ア
クセス状態、及びアクセス対象の種類に関する情報とか
ら生成される。ＢＵＳＲＤＹ信号はバスコントローラで
生成され、各バスマスタに出力される。各バスマスタ
は、自分がアクセス途中のバスサイクルがある場合に、
ＢＵＳＲＤＹ信号がアサートされると、その時点のバス
パイプラインが１段だけ進んだことがわかる。次に、パ
イプライン動作上のバス権の取り扱いについて説明す
る。本実施例でのバス権の受渡しは、パイプラインの最
初の１ステージで行なわれる。従って、バスマスタから
出力したバス権要求信号ＢＵＳＲＥＱは、１サイクル期
間しか有効ではない。すなわちバスコントローラにおい
ては、毎サイクル、その時点のバス権要求信号ＢＵＳＲ
ＥＱに対してバスアクノリッジ信号ＢＵＳＡＣＫが生成
され、このＢＵＳＡＣＫ信号がアサートされたバスマス
タには、その次のサイクルから１アクセス分のバス・パ
イプラインを使用する権利が付与される。しかし、上記
ＢＵＳＲＤＹ信号がアサートされない限りパイプライン
を進めることができないことから、バスアクノリッジ信
号ＢＵＳＡＣＫとＢＵＳＲＤＹ信号が同時にアサートさ
れないと、事実上、バス権が付与されたことにはならな
い。このようにして一旦バス権が付与されると、後はＢ
ＵＳＲＤＹ信号に従って順にパイプラインを実行してい
くことになる。図４に示した基本クロックのサイクル４
０１では、アクセス１というバスサイクルを実行するた
めのバスアービトレーションステージＢＡＴが実行され
て、アクセス１に対してバス権が付与されたため、次の
サイクル４０２ではアクセス１のバスサイクルを実行す
るためのアドレス出力ステージＡＤＤが実行される。し
かし、サイクル４０２ではＢＵＳＲＤＹ信号がネゲート
されているため、アクセス１のバスサイクルに関するパ
イプライン動作は、次のサイクル４０３でもアドレス出
力ステージのままで次のパイプライン動作に移ることが
できない。一方、同じサイクル４０２で、アクセス２と
いうバスサイクルを実行するためのバスアービトレーシ
ョンステージＢＡＴが実行されているが、ＢＵＳＲＤＹ
信号がネゲートされているため、そのバスアービトレー
ションＢＡＴは無効になって、新たにサイクル４０３で
バスアービトレーションＢＡＴをやり直すことになる。
サイクル４０３、４０４ではＢＵＳＲＤＹ信号がアサー
トされており、続くサイクル４０４、４０５で、アクセ
ス１のバスサイクルはデータバスを使用してデータの転
送を行ない、アクセス２のバスサイクルはアドレス転送
を行なった後データバスを使用し、更にサイクル４０４
ではアクセス３がバス権を獲得し、サイクル４０５から
アクセス４がバスアービトレーションステージＢＡＴの
実行を開始する。サイクル４０５では再びＢＵＳＲＤＹ
信号がネゲートされ、続くサイクル４０６ではアクセス
２とアクセス３のバスパイプラインがウェイト状態にお
かれ、アクセス４はバス権を獲得する。以上のように、
本実施例においては、同時に最大３つのアクセス・バス
サイクルがパイプライン実行されることになる。又、本
方式ではバスアービトレーションも１つのパイプライン
ステージに割り当てていることから、このアクセスは１
つのバスマスタから実行されても、それぞれ別の３つの
バスマスタから実行されても構わない。従って本方式に
おいては、バスアービトレーションを別にして、最大３
つまでのバスマスタが同時にバスリソースを使用して、
それぞれのアクセス処理をパイプライン実行することが
可能である。更に本発明によるバス構成においては、上
記で説明したパイプライン制御バスの下に、それぞれ専
用のバスコントローラで制御される下位のバスを階層的
に構成することができ、接続する周辺モジュールに合わ
せてバスインタフェースを自由に構築することが可能で
ある。

【００１４】階層構造バスのパイプライン動作制御 それでは次に、図５を用いて階層構造バスのパイプライ
ン動作制御の１例について説明する。図５において、Ｉ
ＡＢとＩＤＢは図１で説明した第１階層のバスで、第１
階層のアドレスバス１１３と第１階層のデータバス１１
４に対応しており、ＰＡＢとＰＤＢは図１で説明した第
２階層のバスで、第２階層のアドレスバス１２３と第２
階層のデータバス１２４に対応している。図５では、バ
スを用いるアクセスサイクルとして５３１〜５３６の６
つのアクセス動作を仮定し、アクセス動作５３１と５３
５が第２階層のバスを用いるリードサイクル、アクセス
動作５３４が第２階層のバスを用いるライトサイクル、
アクセス動作５３２と５３６が第１階層のバスを用いる
ライトサイクル、アクセス動作５３３が第１階層のバス
を用いるリードサイクルとしている。又、アクセス動作
５３１〜５３６のそれぞれに対応する見かけ上のバスサ
イクルが、基本クロックのサイクル期間５２１〜５２６
である。バスのパイプライン動作を制御している信号が
ＢＵＳＲＤＹ信号で、このＢＵＳＲＤＹ信号によるパイ
プライン動作制御については図４で説明したとおりであ
る。図５では、第２階層のバスを介して実行されるメモ
リサイクルを３サイクルとして、第１階層のバスで実行
されているパイプライン動作とのインタフェースの１例
を示している。アクセス動作５３１によるパイプライン
のウェイト制御が基本クロックサイクル５０３、５０４
でネゲートされているＢＵＳＲＤＹ信号に対応し、アク
セス動作５３４によるパイプラインのウェイト制御が基
本クロックサイクル５０８、５０９でネゲートされてい
るＢＵＳＲＤＹ信号に対応し、アクセス動作５３５によ
るパイプラインのウェイト制御が基本クロックサイクル
５１１、５１２でネゲートされているＢＵＳＲＤＹ信号
に対応している。すなわち、低速の第２階層のバスを用
いるリードサイクルである第１アクセス動作５３１での
ウェイト制御では、第１階層のバスバッファ１１２はＩ
ＡＢ上のアドレスをＰＡＢに転送するとともに基本クロ
ックの３サイクルの間に保持するとともにＩＤＢとＰＤ
Ｂとの間で双方向データ転送が可能であるので、この間
に第２階層のバスに接続されたデバイスからデータが読
み出され、第２階層のバス、第１階層のバスバッファ、
第１階層のバスを介してバスマスタに読み込まれる。高
速の第１階層のバスを用いるライトサイクルである第２
アクセス動作５３２では、第１アクセス動作５３１での
２サイクルのウェイトの影響を受けて、アドレス出力ス
デージＡＤＤが２サイクル延長されるが、ウェイト終了
後、基本クロックの１サイクルの間に書き込み動作が完
了する。高速の第１階層のバスを用いるリードサイクル
である第３アクセス動作５３３では、第１アクセス動作
５３１での２サイクルのウェイトの影響を受けて、バス
アービトレーションＢＡＴが２サイクル延長されるが、
ウェイト終了後、基本クロックの２サイクルの間に読み
出しが完了する。低速の第２階層のバスを用いるライト
サイクルである第４アクセス動作５３４でのウェイト制
御では、第１階層のバスバッファ１１２はＩＡＢ上のア
ドレスをＰＡＢに転送するとともに基本クロックの３サ
イクルの間に保持するとともにＩＤＢとＰＤＢとの間で
双方向データ転送が可能であるので、この間にバスマス
タから第２階層のバスに接続されたデバイスへ、第１階
層のバス、第１階層のバスバッファ、第２階層のバスを
介して、データが転送され、デバイスがメモリで有る場
合はそこに読み込まれる。

【００１５】以上、本発明の実施例を詳細に説明した
が、本発明はこの実施例に限定されるものではなく、そ
の技術思想の範囲内で種々の変形が可能であることは言
うまでもない。例えば、内部高速メモリ１１５としてＳ
ＲＡＭを用い、低速メモリ１２５としてＤＲＡＭ、ＥＰ
ＲＯＭその他を使用できることは言うまでもない。また
本実施例では、低速の第２階層バスをアクセスするため
のウェイトサイクル数は２であったが、このサイクル数
を第２階層バスのデバイスの速度に合わせて変化させて
も同様の効果が得られることは明らかである。本発明
は、マイクロコンピュータ等のプロセッサをチップ上に
内蔵するとともに、顧客の目標性能を最大に発揮するた
めに、高速メモリ、低速メモリ、周辺機能ユニット等と
を最適に設計するＡＳＩＣ(Application Specific IC)
に採用されるのに特に好適である。

【００１６】

【発明の効果】本発明によれば、バス並びにメモリや周
辺機能ユニットの実効的な動作速度を上げると共に、バ
スマスタ側のバスインタフェースを簡単化し、なおメモ
リや周辺機能ユニット側のインタフェース仕様をバスマ
スタ側のインタフェース回路を変更することなく容易に
変更することのできるマイクロコンピュータシステムの
バス動作方式を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例によるパイプライン制御バス
を用いたマイクロコンピュータシステムの構成図であ
る。

【図２】図１の実施例のメモリ読み出しのパイプライン
動作を説明する構成図である。

【図３】図１の実施例のメモリアクセスのパイプライン
動作制御を説明する図である。

【図４】図１の実施例のメモリアクセスのパイプライン
動作制御を説明する図である。

【図５】図１の実施例の階層構造バスのパイプライン動
作制御例を説明する図である。

【符号の説明】

１０１…第１バスマスタ、１０２…第２バスマスタ、１
１０…第１階層のバスで接続されている高速回路ブロッ
ク、１１１…第１階層のバスコントローラ、１１２…第
１階層のバスバッファ、１１３…第１階層のアドレスバ
ス、１１４…第１階層のデータバス、１１５…内部高速
メモリ、１２０…第２階層のバスで接続されている低速
回路ブロック、１２１…第２階層のバスコントローラ、
１２２…第２階層のバスバッファ、１２３…第２階層の
アドレスバス、１２４…第２階層のデータバス、１２５
…低速メモリ、１２６、１２７…周辺機能ユニット、２
０１…レジスタ、２０２…アドレス演算器（ＡＵ）、２
０３…アドレスバッファ、２０４…アドレスデコーダ、
２０５…記憶素子の選択・読み出し手段、２０６…リー
ドデータバッファ、２０７…データバッファ、２０８…
レジスタ、３０１…バスアービトレーションステージ、
３０２…アドレス出力ステージ、３０３…ライトデータ
ステージ、３０４…リードデータステージ、４０１〜４
０７…基本クロックの各サイクル、５０１〜５１５…基
本クロックの各サイクル、５２１〜５２６…見かけ上の
各アクセスバスサイクル、５３１〜５３６…各アクセス
動作。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 英夫 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 野口 孝樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 河崎 俊平 東京都小平市上水本町五丁目20番１号 株式会社日立製作所半導体設計開発セン タ内 (72)発明者 深田 馨 東京都小平市上水本町五丁目20番１号 株式会社日立製作所半導体設計開発セン タ内 (72)発明者 赤尾 泰 東京都小平市上水本町五丁目20番１号 株式会社日立製作所半導体設計開発セン タ内 (56)参考文献 特開 昭55−33213（ＪＰ，Ａ) 特開 昭63−66654（ＪＰ，Ａ) 特開 昭63−133252（ＪＰ，Ａ) 特開 昭63−46559（ＪＰ，Ａ) 特開 平２−284253（ＪＰ，Ａ) 特開 平４−266147（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/20 - 13/378

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】バスマスタと、 前記バスマスタからのアドレスが伝達される第1のアド
   レスバスと、 前記バスマスタからのデータが伝達される第1のデータ
   バスと、 前記第1のアドレスバスと前記第1のデータバスとに結合
   された高速メモリと、 前記第1のアドレスバスと前記第1のデータバスとに結合
   された第1のバスバッファと、 前記第1のアドレスバスに前記第1のバスバッファを介し
   て結合された第2のアドレスバスと、 前記第1のデータバスに前記第1のバスバッファを介して
   結合された第2のデータバスと、 前記第2のアドレスバスと前記第2のデータバスとに結合
   された低速デバイスと、 前記バスマスタから発行されたアクセス要求に応答して
   前記第1のアドレスバスと前記第1のデータバスとのバス
   権を許可するバスコントローラとを有し、 前記バスコントローラは、前記バスマスタのアクセス要
   求に対し前記第１のアドレスバス及び前記第１のデータ
   バスのバス権を許可するか否かを通知する第１制御信号
   と、前記パイプライン動作を停止するか否かを通知する
   第２制御信号を前記バスマスタに出力し、 前記パイプライン動作は、バスアービトレーションステ
   ージとアドレス出カステージとデータリード・ライトス
   テージとを有し、前記バスコントローラは、 前記バスマスタからの前記ア
   クセス要求のアクセス対象が前記低速デバイスであると
   き、前記バスマスタに前記第1のアドレスバスと前記第1
   のデータバスの前記バス権を許可するために前記第１制
   御信号をアサートすると共に前記第1のアドレスバスと
   前記第1のデータバスとのパイプライン動作の進行を停
   止させるために所定サイクルの間前記第２制御信号をネ
   ゲートし、前記第1のバスバッファが前記第1のアドレス
   バスのアドレスを前記所定サイクルの間保持して第2の
   アドレスバスヘ転送するように前記バスマスタと前記第
   1のバスバッファを制御し、 前記バスマスタは、前記バスコントローラから出力され
   る前記第１制御信号及び前記第２制御信号の両方がアサ
   ートされている場合に、前記第１のアドレスバスへアド
   レスを出力し、前記第２制御信号がネゲートされている
   場合に、前記パイプライン動作を停止 することを特徴と
   するマイクロコンピュータシステム。
2. 【請求項２】請求項１記載のマイクロコンピュータシス
   テムは、更に、前記第2のアドレスバスと前記第2のデー
   タバスとに結合された第2のバスバッファと、 前記第2のアドレスバスと前記第2のデータバスとに前記
   第2のバスバッファを介して結合された下位階層のアド
   レスバスおよび下位階層のデータバスとを有することを
   特徴とする請求項１記載のマイクココンピュータシステ
   ム。
3. 【請求項３】前記低速デバイスは、低速メモリおよび周
   辺機能ユニットのうちの少なくとも一つであることを特
   徴とする請求項１または２記載のマイクロコンピュータ
   システム。
4. 【請求項４】マイクロコンピュータシステムであって、 アドレスを出力し、アクセス要求と前記アドレスの前記
   出力に関して、パイプライン動作を制御する複数のバス
   マスタと、 前記複数のバスマスタからアドレスが伝達される第1の
   アドレスバスと、 前記複数のバスマスタからデータが伝達される第1のデ
   ータバスと、 前記第1のアドレスバスと前記第1のデータバスとに結合
   された高速メモリと、 前記第1のアドレスバスと前記第1のデータバスとに結合
   された第1のバスバッファと、 前記第1のアドレスバスに前記第1のバスバッファを介し
   て結合された第2のアドレスバスと、 前記第1のデータバスに前記第1のバスバッファを介して
   結合された第2のデータバスと、 前記第2のアドレスバスと前記第2のデータバスとに結合
   された低速デバイスと、前記複数の バスマスタから発行されたアクセス要求に応
   答して前記第1のアドレスバスと前記第1のデータバスと
   のバス権を許可するバスコントコーラとを有し、 前記高速メモリは前記高速メモリの選択動作と前記選択
   されたメモリから読み出されたデータに関し、パイプラ
   イン動作が実行され、前記パイプライン動作がバスアー
   ビトレーションステージとアドレス出カステージとデー
   タリード・ライトステージとを有し前記バスコントロー
   ラは、 前記バスマスタのアクセス要求に対し前記第１のアドレ
   スバス及び前記第１のデータバスのバス権を許可するか
   否かを通知する第１制御信号と、前記パイプライン動作
   を停止するか否かを通知する第２制御信号を前記バスマ
   スタに出力することにより 前記第1のアドレスバスと前
   記第1のデータバスについてのパイプライン動作の実行
   を制御し、 前記複数のバスマスタの何れかの前記アクセス要求のア
   クセス対象が前記低速デバイスであるとき、前記第1の
   アドレスバスと前記第1のデータバスの前記バス権を許
   可するために前記第１制御信号をアサートし、前記複数
   のバスマスタが前記第1のアドレスバスと前記第1のデー
   タバスのパイプライン動作の進行を停止させるために前
   記第２制御信号をネゲートし、前記第1のバスバッファ
   が前記第1のアドレスバスのアドレスを所定サイクルの
   間保持して第2のアドレスバスヘ転送するように前記バ
   スコントローラが前記バスマスタと前記第1のバスバッ
   ファを制御し、それによって前記アドレスを前記第２の
   アドレスバスに転送し、 前記バスマスタは、前記バスコントローラから出力され
   る前記第１制御信号及び前記第２制御信号の両方がアサ
   ートされている場合に、前記第１のアドレスバスへアド
   レスを出力し、前記第２制御信号がネゲートされている
   場合に、前記パイプライン動作を停止 することを特徴と
   するマイクロコンピュータシステム。
5. 【請求項５】請求項４記載のマイクロコンピュータシス
   テムは、更に、 前記第2のアドレスバスと前記第2のデータバスとに結合
   された第2のバスバッファと、 前記第2のアドレスバスと前記第2のデータバスとに前記
   第2のバスバッファを介して結合された別階層のアドレ
   スバスおよび別階層のデータバスとを含むことを特徴と
   する請求項４記載のマイクロコンピュータシステム。
6. 【請求項６】前記低速デバイスは、低速メモリおよび周
   辺機能ユニットのうちの一つであることを特徴とする請
   求項４または５記載のマイクロコンピュータシステム。
7. 【請求項７】 前記バスマスタは、前記高速メモリ及び前
   記低速デバイスと一つのチップ上に内蔵されることを特
   徴とする請求項１乃至６の何れか一つに記載のマイクロ
   コンピュータシステム。