JPH0561951A - イメージ処理装置 - Google Patents
イメージ処理装置Info
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- JPH0561951A JPH0561951A JP3220556A JP22055691A JPH0561951A JP H0561951 A JPH0561951 A JP H0561951A JP 3220556 A JP3220556 A JP 3220556A JP 22055691 A JP22055691 A JP 22055691A JP H0561951 A JPH0561951 A JP H0561951A
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- JP
- Japan
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- bus
- data transfer
- cpu
- image
- processing means
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4031—Coupling between buses using bus bridges with arbitration
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- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Storing Facsimile Image Data (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 小規模な回路構成で高速な画像処理を行う。
【構成】 ＣＰＵ１が専有する第１バス２と、第２バス
４をゲート３を介して接続し、第２バス４には各種デバ
イス５とメモリ６を接続する。第１バス２と第２バス４
とを接続するゲート３を制御すると共に第２バス４を制
御するデータ転送処理手段７を設ける。
４をゲート３を介して接続し、第２バス４には各種デバ
イス５とメモリ６を接続する。第１バス２と第２バス４
とを接続するゲート３を制御すると共に第２バス４を制
御するデータ転送処理手段７を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ファクシミリ装置等画
像の処理を必要とするイメージ処理装置に関する。
像の処理を必要とするイメージ処理装置に関する。
【０００２】
【従来の技術】イメージ処理装置は大量の画像データの
転送処理を必要とする。このため、ＣＰＵを介さずメモ
リと入出力装置間で直接データの転送を行うＤＭＡ（Di
rect Memory Access）が用いられる場合も多い。
転送処理を必要とする。このため、ＣＰＵを介さずメモ
リと入出力装置間で直接データの転送を行うＤＭＡ（Di
rect Memory Access）が用いられる場合も多い。
【０００３】図６はこのようなＤＭＡを用いたイメージ
処理装置の構成を示すブロック図である。図中１はＣＰ
Ｕ，21，22はＣＰＵ１が専有するバスであり、ＤＭＡ転
送に際しては、ＤＭＡコントローラ（ＤＭＡＣ）８がバ
ス譲渡要求をＣＰＵ１に送出し、ＣＰＵ１の譲渡許可信
号を得たのちＤＭＡ転送を実施する。51は原稿をスキャ
ーナなどで読み取った読み取り画像を入力する読取画像
入力ポート、52は記録する画像をプリンタなどに出力す
る記録画像出力ポート、53は画像の符号化と復元処理を
行う圧縮伸張器、54は通信データの入出力ポート、55は
変復調を行うモデムである。
処理装置の構成を示すブロック図である。図中１はＣＰ
Ｕ，21，22はＣＰＵ１が専有するバスであり、ＤＭＡ転
送に際しては、ＤＭＡコントローラ（ＤＭＡＣ）８がバ
ス譲渡要求をＣＰＵ１に送出し、ＣＰＵ１の譲渡許可信
号を得たのちＤＭＡ転送を実施する。51は原稿をスキャ
ーナなどで読み取った読み取り画像を入力する読取画像
入力ポート、52は記録する画像をプリンタなどに出力す
る記録画像出力ポート、53は画像の符号化と復元処理を
行う圧縮伸張器、54は通信データの入出力ポート、55は
変復調を行うモデムである。
【０００４】バス21には、メモリ６への転送対象アドレ
スバス信号およびリード／ライト制御信号が出力され、
バス22はデータを転送するデータバスである。ａはＩ／
Ｏデバイスからのデータ転送要求信号、ｂはＩ／Ｏデバ
イスに対するデータ転送応答信号、ｃはＤＭＡＣ８から
のデータ転送時にバス譲渡をＣＰＵ１に要求するバス要
求信号、ｄはｃに対するＣＰＵ１からのバス譲渡応答信
号である。
スバス信号およびリード／ライト制御信号が出力され、
バス22はデータを転送するデータバスである。ａはＩ／
Ｏデバイスからのデータ転送要求信号、ｂはＩ／Ｏデバ
イスに対するデータ転送応答信号、ｃはＤＭＡＣ８から
のデータ転送時にバス譲渡をＣＰＵ１に要求するバス要
求信号、ｄはｃに対するＣＰＵ１からのバス譲渡応答信
号である。
【０００５】次に動作について説明する。読取画は読取
画像入力ポート51から入力され、ＤＭＡＣ８によりメモ
リ６に一旦蓄積される。蓄積された画データはＤＭＡＣ
８によりメモリ６から圧縮伸張器53に転送され、符号化
処理された後、ＤＭＡＣ８によりメモリ６に再び蓄積さ
れる。さらに、メモリ６に蓄積された符号化データは通
信データ入出力ポート54に転送され、モデム55を介して
通信先に送出される。
画像入力ポート51から入力され、ＤＭＡＣ８によりメモ
リ６に一旦蓄積される。蓄積された画データはＤＭＡＣ
８によりメモリ６から圧縮伸張器53に転送され、符号化
処理された後、ＤＭＡＣ８によりメモリ６に再び蓄積さ
れる。さらに、メモリ６に蓄積された符号化データは通
信データ入出力ポート54に転送され、モデム55を介して
通信先に送出される。
【０００６】
【発明が解決しようとする課題】このようなシステム構
成では、例えば装置の処理速度を上げる場合、ＣＰＵ１
が構成するバスの負荷が過大となり、結果として装置の
処理速度を高めることが出来ないという欠点がある。
成では、例えば装置の処理速度を上げる場合、ＣＰＵ１
が構成するバスの負荷が過大となり、結果として装置の
処理速度を高めることが出来ないという欠点がある。
【０００７】すなわち、装置の処理速度を上げようとす
る場合、データ転送を行うＤＭＡＣ８のバス使用頻度を
高くせざるを得ないが、このことは逆にＣＰＵ１の動作
速度を低下させてしまうことを本質的に意味する。また
ＤＭＡＣ８のバス使用の際に必ずＣＰＵ１とのバス専有
について調定する調定時間が必要であるため、この時間
も処理速度上のオーバーヘッドになるという本質的な欠
点を有している。また、このことはバス使用権を判定す
る部分が複数個になっていることにも起因している。
る場合、データ転送を行うＤＭＡＣ８のバス使用頻度を
高くせざるを得ないが、このことは逆にＣＰＵ１の動作
速度を低下させてしまうことを本質的に意味する。また
ＤＭＡＣ８のバス使用の際に必ずＣＰＵ１とのバス専有
について調定する調定時間が必要であるため、この時間
も処理速度上のオーバーヘッドになるという本質的な欠
点を有している。また、このことはバス使用権を判定す
る部分が複数個になっていることにも起因している。
【０００８】また、従来の手法でそれらの欠点を改善し
ようとした場合、ＣＰＵを複数個使用し，当然それに応
じたバスを増やし、さらに、処理単位を各ＣＰＵ毎に割
り振る方法をとっていたが、この方法には、回路構成が
物理的に増大するという本質的な欠点が存在していた。
ようとした場合、ＣＰＵを複数個使用し，当然それに応
じたバスを増やし、さらに、処理単位を各ＣＰＵ毎に割
り振る方法をとっていたが、この方法には、回路構成が
物理的に増大するという本質的な欠点が存在していた。
【０００９】本発明は、上述の問題点に鑑みてなされた
もので、小規模な回路構成で高速な画像処理を可能とす
るイメージ処理装置を提供することを目的とする。
もので、小規模な回路構成で高速な画像処理を可能とす
るイメージ処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理を説
明する構成図である。同図において、１は装置の制御を
行うＣＰＵ、２はこのＣＰＵ１が専有する第１バス、４
はこの第１バス２とゲート３を介して接続される第２バ
ス、５はこの第２バス４に接続するデバイス、６は前記
第２バス４に接続するメモリ、７は前記第１バス２と前
記第２バス４に接続し、前記ゲート３を制御すると共に
前記第２バス４を制御するデータ転送処理手段である。
明する構成図である。同図において、１は装置の制御を
行うＣＰＵ、２はこのＣＰＵ１が専有する第１バス、４
はこの第１バス２とゲート３を介して接続される第２バ
ス、５はこの第２バス４に接続するデバイス、６は前記
第２バス４に接続するメモリ、７は前記第１バス２と前
記第２バス４に接続し、前記ゲート３を制御すると共に
前記第２バス４を制御するデータ転送処理手段である。
【００１１】また、前記デバイス５は、読取画像入力ポ
ート、記録画像出力ポート、画像圧縮伸張器、通信デー
タ入出力ポートを含む。
ート、記録画像出力ポート、画像圧縮伸張器、通信デー
タ入出力ポートを含む。
【００１２】また、前記データ転送処理手段７は前記第
２バス４の使用に対し予め定めた優先順位に基づき基準
時間を単位とした時分割多重手法によりデータ転送を制
御する。
２バス４の使用に対し予め定めた優先順位に基づき基準
時間を単位とした時分割多重手法によりデータ転送を制
御する。
【００１３】また、前記データ転送処理手段７は単一の
優先順位判定回路を有し、優先順位の判定を前記基準時
間の１単位時間毎に一斉に比較処理すると同時に１単位
時間前の判定処理結果に基づいた処理を実施するように
する。
優先順位判定回路を有し、優先順位の判定を前記基準時
間の１単位時間毎に一斉に比較処理すると同時に１単位
時間前の判定処理結果に基づいた処理を実施するように
する。
【００１４】また、前記第１バス２、前記ゲート３、前
記第２バス４、前記デバイス５、前記データ転送処理手
段７を単一のシリコンチップ上に集約した集積回路とす
る。
記第２バス４、前記デバイス５、前記データ転送処理手
段７を単一のシリコンチップ上に集約した集積回路とす
る。
【００１５】また、前記集積回路を複数個それぞれの有
する前記通信データ入出力ポートと、前記読取画像入力
ポートおよび前記記録画像出力ポートとを接続する。
する前記通信データ入出力ポートと、前記読取画像入力
ポートおよび前記記録画像出力ポートとを接続する。
【００１６】また、前記複数の集積回路を単一シリコン
チップ上に集約した集積回路とする。
チップ上に集約した集積回路とする。
【００１７】
【作用】第１バス２はＣＰＵ１が専有するが、第２バス
４はデータ転送処理手段７が使用権を管理し、ＣＰＵ１
から第２バス４の使用を要求してきたとき、各デバイス
５からの使用要求があったとき、優先順位を決めて第２
バス４の使用権を与える。ＣＰＵ１に対し第２バス４の
使用権を与えるときは、ゲート３を解放する。このよう
に第２バス４の使用権をデータ転送処理手段７が管理す
るので、ＣＰＵ１との調定時間も不要であり、また、回
路構成もＤＭＡ方式に比べ、物理的に大差ない。
４はデータ転送処理手段７が使用権を管理し、ＣＰＵ１
から第２バス４の使用を要求してきたとき、各デバイス
５からの使用要求があったとき、優先順位を決めて第２
バス４の使用権を与える。ＣＰＵ１に対し第２バス４の
使用権を与えるときは、ゲート３を解放する。このよう
に第２バス４の使用権をデータ転送処理手段７が管理す
るので、ＣＰＵ１との調定時間も不要であり、また、回
路構成もＤＭＡ方式に比べ、物理的に大差ない。
【００１８】デバイス５として、読取画像入力ポート、
記録画像出力ポート、画像圧縮伸張器、通信データ入出
力ポートを含むことにより、ファクシミリ装置として機
能する。
記録画像出力ポート、画像圧縮伸張器、通信データ入出
力ポートを含むことにより、ファクシミリ装置として機
能する。
【００１９】また、データ転送処理手段７が、第２バス
４の使用に対し予め定め優先順位に基づき基準時間を単
位として時分割多重手法を用いてデータ転送を制御する
ことにより、高速にデータ転送を行うことができる。
４の使用に対し予め定め優先順位に基づき基準時間を単
位として時分割多重手法を用いてデータ転送を制御する
ことにより、高速にデータ転送を行うことができる。
【００２０】また、データ転送処理手段７が単一の優先
順位判定回路を有し、優先順位の判定を基準時間の１単
位時間毎に一斉に比較し、順位を決定すると同時に１単
位時間前の判定処理結果に基づいた処理を実施すること
により、迅速に第２バス４の割り付けが行なわれ、高速
にデータ転送できる。
順位判定回路を有し、優先順位の判定を基準時間の１単
位時間毎に一斉に比較し、順位を決定すると同時に１単
位時間前の判定処理結果に基づいた処理を実施すること
により、迅速に第２バス４の割り付けが行なわれ、高速
にデータ転送できる。
【００２１】また、構成要素である第１バス２、ゲート
３、第２バス４、デバイス５、データ転送処理手段７を
単一のシリコンチップ上に集約した集積回路とすること
により、物理的にサイズが小さくなり、コンパクトなイ
メージ処理装置を実現できる。
３、第２バス４、デバイス５、データ転送処理手段７を
単一のシリコンチップ上に集約した集積回路とすること
により、物理的にサイズが小さくなり、コンパクトなイ
メージ処理装置を実現できる。
【００２２】また、このような集積回路を複数個それぞ
れの有する通信データ入出力ポートと、読取画像入力ポ
ート、記録画像出力ポートとを接続して１つの装置を構
成することにより、画像データを読み込みながら逐次外
部の装置へ送信するというような複数の機能を実現でき
る。
れの有する通信データ入出力ポートと、読取画像入力ポ
ート、記録画像出力ポートとを接続して１つの装置を構
成することにより、画像データを読み込みながら逐次外
部の装置へ送信するというような複数の機能を実現でき
る。
【００２３】また、この複数の集積回路を単一のシリコ
ンチップ上に集約して集積回路とすることにより、コン
パクトな装置を実現できる。
ンチップ上に集約して集積回路とすることにより、コン
パクトな装置を実現できる。
【００２４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図２は本発明の実施例の構成を示すブロック図で
ある。図中、１は装置を制御するＣＰＵ、２はＣＰＵ１
が専有する第１バス、３はゲートで後述する第２バス42
にＣＰＵ１が乗り入れる際に開閉するゲート、41は第２
バスでメモリ６の転送対象アドレス指定信号およびリー
ド／ライト制御信号を伝送する。
する。図２は本発明の実施例の構成を示すブロック図で
ある。図中、１は装置を制御するＣＰＵ、２はＣＰＵ１
が専有する第１バス、３はゲートで後述する第２バス42
にＣＰＵ１が乗り入れる際に開閉するゲート、41は第２
バスでメモリ６の転送対象アドレス指定信号およびリー
ド／ライト制御信号を伝送する。
【００２５】第２バス43はＩ／Ｏデバイスからのデータ
転送要求信号を伝送し、第２バス44はＩ／Ｏデバイスに
対するデータ転送応答信号を伝送する。第３バス45は後
述するデータ転送処理手段７がゲート３に対して出力す
る開閉信号を伝送する。
転送要求信号を伝送し、第２バス44はＩ／Ｏデバイスに
対するデータ転送応答信号を伝送する。第３バス45は後
述するデータ転送処理手段７がゲート３に対して出力す
る開閉信号を伝送する。
【００２６】51は読取画像入力ポート、52は記録画像出
力ポート、53は画像の符号化と復元処理を行う圧縮伸張
器、54は通信データの入出力ポート、55は変復調を行う
モデム、６はメモリである。７はデータ転送処理手段
で、第２バス41,42,43,44 を制御してデータ転送を行
う。
力ポート、53は画像の符号化と復元処理を行う圧縮伸張
器、54は通信データの入出力ポート、55は変復調を行う
モデム、６はメモリである。７はデータ転送処理手段
で、第２バス41,42,43,44 を制御してデータ転送を行
う。
【００２７】次に動作について説明する。読取画像は読
取画像入力ポート51から入力され、データ転送処理手段
７によりメモリ６に一旦蓄積される。蓄積された画デー
タはデータ転送処理手段７によりメモリ６から圧縮伸張
器53に転送され、符号化処理された後、データ転送処理
手段７によりメモリ６に再び蓄積される。
取画像入力ポート51から入力され、データ転送処理手段
７によりメモリ６に一旦蓄積される。蓄積された画デー
タはデータ転送処理手段７によりメモリ６から圧縮伸張
器53に転送され、符号化処理された後、データ転送処理
手段７によりメモリ６に再び蓄積される。
【００２８】メモリ６に蓄積された符号化された画デー
タは、同様にして通信データ入出力ポート54に転送さ
れ、モデム55を介して通信先に送出される。
タは、同様にして通信データ入出力ポート54に転送さ
れ、モデム55を介して通信先に送出される。
【００２９】通信データ入出力ポート54にメモリ６から
転送されるデータには、この画データ以外に、通信手順
操作で送信される手順フレームがあるが、この信号はＣ
ＰＵ１が第２バス42を用いてメモリ６上に作成された
後、データ転送処理手段７によって同様に通信データ入
出力ポート54に転送され、モデム55を介して通信先に送
出される。
転送されるデータには、この画データ以外に、通信手順
操作で送信される手順フレームがあるが、この信号はＣ
ＰＵ１が第２バス42を用いてメモリ６上に作成された
後、データ転送処理手段７によって同様に通信データ入
出力ポート54に転送され、モデム55を介して通信先に送
出される。
【００３０】通信手順操作においては、通信相手装置か
らの能力識別信号等の手順信号を受信する操作もあり、
その操作については、モデム55で復調された相手からの
信号は通信データ入出力ポート54に入力され、通信デー
タ入出力ポート54はメモリ６に蓄積すべきデータが揃っ
た時点で転送要求をデータ転送処理手段７に発行し、デ
ータ転送処理手段７は、それをメモリ６にデータ転送
し、その後ＣＰＵ１が第２バス42に乗り入れて、その内
容を参照し通信上必要な相手の能力識別等を実施する。
らの能力識別信号等の手順信号を受信する操作もあり、
その操作については、モデム55で復調された相手からの
信号は通信データ入出力ポート54に入力され、通信デー
タ入出力ポート54はメモリ６に蓄積すべきデータが揃っ
た時点で転送要求をデータ転送処理手段７に発行し、デ
ータ転送処理手段７は、それをメモリ６にデータ転送
し、その後ＣＰＵ１が第２バス42に乗り入れて、その内
容を参照し通信上必要な相手の能力識別等を実施する。
【００３１】以上は画データの送信操作について説明し
たが、次に受信操作について説明する。手順信号のやり
とりについては送信操作と同様に実施される。画データ
の受信操作については、相手からの画データ信号はモデ
ム55で受信され、通信データ入出力ポート54に入力さ
れ、通信データ入出力ポート54はメモリ６に蓄積すべき
データが揃った時点で転送要求をデータ転送処理手段７
に発行し、データ転送処理手段７はそのデータをメモリ
６に転送し、画データをメモリ６に蓄積する。
たが、次に受信操作について説明する。手順信号のやり
とりについては送信操作と同様に実施される。画データ
の受信操作については、相手からの画データ信号はモデ
ム55で受信され、通信データ入出力ポート54に入力さ
れ、通信データ入出力ポート54はメモリ６に蓄積すべき
データが揃った時点で転送要求をデータ転送処理手段７
に発行し、データ転送処理手段７はそのデータをメモリ
６に転送し、画データをメモリ６に蓄積する。
【００３２】メモリ６に蓄積された画データは、データ
転送処理手段７によりメモリ６から、圧縮伸張器53に転
送され、復元処理された後、データ転送処理手段７によ
りメモリ６に画像として蓄積される。その後、この画像
は記録画像出力ポート52からプリンタなどの記録装置に
出力され、記録画が形成される。
転送処理手段７によりメモリ６から、圧縮伸張器53に転
送され、復元処理された後、データ転送処理手段７によ
りメモリ６に画像として蓄積される。その後、この画像
は記録画像出力ポート52からプリンタなどの記録装置に
出力され、記録画が形成される。
【００３３】以上の動作において、ＣＰＵ１は各種Ｉ／
Ｏデバイスが実施する一連の処理単位動作を起動するの
に使用され、それを行うのに際して、データ転送処理手
段７に第２バス42の使用要求を出し、データ転送処理手
段７の調定の下に第２バス42に乗り込み、起動処理を行
う。
Ｏデバイスが実施する一連の処理単位動作を起動するの
に使用され、それを行うのに際して、データ転送処理手
段７に第２バス42の使用要求を出し、データ転送処理手
段７の調定の下に第２バス42に乗り込み、起動処理を行
う。
【００３４】ここで言うＣＰＵとは、ノイマン型のスト
アードプログラム形成のＣＰＵであり、そのプログラム
メモリはＣＰＵ１が専有する第１バス２に接続されてい
る。従って、ＣＰＵ１のプログラムドオペレーションは
通常の場合、第１バス２を使用して操作されており、こ
れに対して画も含めた通信データに関するデータ処理操
作は以上に説明したように、データ転送処理手段７の配
下のもとで、第２バス41，42上で処理される。
アードプログラム形成のＣＰＵであり、そのプログラム
メモリはＣＰＵ１が専有する第１バス２に接続されてい
る。従って、ＣＰＵ１のプログラムドオペレーションは
通常の場合、第１バス２を使用して操作されており、こ
れに対して画も含めた通信データに関するデータ処理操
作は以上に説明したように、データ転送処理手段７の配
下のもとで、第２バス41，42上で処理される。
【００３５】ここで、第２バス41，42上の画データ処理
動作と、ＣＰＵ１のプログラム処理動作は互に別々に実
行され、それ故、お互いが競合し合うことによる処理速
度の低下が殆んど発生することなく、このため、極めて
高い処理速度を得ることが原理的に可能となる。
動作と、ＣＰＵ１のプログラム処理動作は互に別々に実
行され、それ故、お互いが競合し合うことによる処理速
度の低下が殆んど発生することなく、このため、極めて
高い処理速度を得ることが原理的に可能となる。
【００３６】図３ははデータ転送処理手段７の構成を示
すブロック図である。図中、71は優先順位判定回路で転
送要求信号０〜Ｎ、ＣＰＵ１の乗入れ要求信号、その他
のバス乗入要求信号に対する第２バス42の使用優先順位
を決定する。
すブロック図である。図中、71は優先順位判定回路で転
送要求信号０〜Ｎ、ＣＰＵ１の乗入れ要求信号、その他
のバス乗入要求信号に対する第２バス42の使用優先順位
を決定する。
【００３７】バス実行制御回路72は、優先順位判定回路
71により、唯一選択された次のパス専有デバイス（転送
チャネル）を示す信号の入力に基づいて、アドレス信号
発生回路73、リード／ライト指示回路74、転送応答信号
作成回路75に所定の動作指示を行う制御回路である。
71により、唯一選択された次のパス専有デバイス（転送
チャネル）を示す信号の入力に基づいて、アドレス信号
発生回路73、リード／ライト指示回路74、転送応答信号
作成回路75に所定の動作指示を行う制御回路である。
【００３８】アドレス信号発生回路73は、メモリ６に対
するデータ転送アドレス信号を発生する。各種転送チャ
ネル毎に対応したアドレス値を記憶したレジスタとその
値を計数演算する演算回路から構成される。
するデータ転送アドレス信号を発生する。各種転送チャ
ネル毎に対応したアドレス値を記憶したレジスタとその
値を計数演算する演算回路から構成される。
【００３９】リード／ライト指示回路74はメモリ６に対
するデータ転送時のリード／ライト動作を指示する信号
を制御し、転送応答信号作成回路75は各種転送チャネル
に対応するＩ／Ｏデバイスに対する転送応答信号を作成
する。
するデータ転送時のリード／ライト動作を指示する信号
を制御し、転送応答信号作成回路75は各種転送チャネル
に対応するＩ／Ｏデバイスに対する転送応答信号を作成
する。
【００４０】次にデータ転送処理手段７の動作について
説明する。転送要求信号０〜Ｎ、ＣＰＵ乗入れ要求信
号、その他のバス乗入れ要求信号は、優先順位判定回路
71に入力され、予め定めた優先割付け順位に応じて、次
のデータ転送を実行させる要求信号を唯一つ決定し、そ
の動作をバス実行制御回路72に通知する。
説明する。転送要求信号０〜Ｎ、ＣＰＵ乗入れ要求信
号、その他のバス乗入れ要求信号は、優先順位判定回路
71に入力され、予め定めた優先割付け順位に応じて、次
のデータ転送を実行させる要求信号を唯一つ決定し、そ
の動作をバス実行制御回路72に通知する。
【００４１】バス実行制御回路72は通知された内容に従
って、アドレス信号発生回路73から当該データ転送チャ
ネルのメモリ操作アドレスを発生すると共に、メモリ６
に対するリード／ライト信号をリード／ライト指示回路
74から送出させる。このとき同時に転送応答信号作成回
路75より当該データ転送応答信号をデータ転送要求のあ
ったデバイスに送出する。
って、アドレス信号発生回路73から当該データ転送チャ
ネルのメモリ操作アドレスを発生すると共に、メモリ６
に対するリード／ライト信号をリード／ライト指示回路
74から送出させる。このとき同時に転送応答信号作成回
路75より当該データ転送応答信号をデータ転送要求のあ
ったデバイスに送出する。
【００４２】この動作を、データ転送の要求あるいはＣ
ＰＵ１の乗入れ要求がある限り、逐次行うことで第２バ
ス42におけるデータ転送操作とＣＰＵ１の乗入れ操作を
遂行する。
ＰＵ１の乗入れ要求がある限り、逐次行うことで第２バ
ス42におけるデータ転送操作とＣＰＵ１の乗入れ操作を
遂行する。
【００４３】図４はデータ転送処理手段の動作フローと
第２バスのデータ転送を示すタイミングチャートであ
る。図中（ｔ）はデータ転送処理手段７の基準時間信号
であり、この信号に従って動作し、第２バス41，42は、
この１単位時間で１単位のデータ転送動作やＣＰＵ１の
乗入れ操作を時分割多重的に実施する。
第２バスのデータ転送を示すタイミングチャートであ
る。図中（ｔ）はデータ転送処理手段７の基準時間信号
であり、この信号に従って動作し、第２バス41，42は、
この１単位時間で１単位のデータ転送動作やＣＰＵ１の
乗入れ操作を時分割多重的に実施する。
【００４４】この基準時間信号は、例えば100 nsec以下
という単位に設定することは技術的に容易であり、従っ
てデータ転送処理手段７はデータ転送処理操作を１秒間
に、その必要に応じて最大10の７乗回以上処理できる。
という単位に設定することは技術的に容易であり、従っ
てデータ転送処理手段７はデータ転送処理操作を１秒間
に、その必要に応じて最大10の７乗回以上処理できる。
【００４５】は転送要求信号０で、読取画像のメモリ
６へのデータ転送のバス割付けを要求する信号、は転
送要求信号１で、メモリ６に蓄積されている読取画像を
圧縮伸張器53へデータ転送するバス割付けを要求する信
号、は転送要求信号２で、圧縮伸張器53で生成された
符号化データを転送するバス割付けを要求する信号、
は転送要求信号３で、メモリ６に蓄積済の符号化データ
を通信データ入出力ポート54へ転送するバス割付けを要
求する信号、はＣＰＵ乗入れ要求信号で、ＣＰＵ１が
第２バス42の割付けを要求する信号である。
６へのデータ転送のバス割付けを要求する信号、は転
送要求信号１で、メモリ６に蓄積されている読取画像を
圧縮伸張器53へデータ転送するバス割付けを要求する信
号、は転送要求信号２で、圧縮伸張器53で生成された
符号化データを転送するバス割付けを要求する信号、
は転送要求信号３で、メモリ６に蓄積済の符号化データ
を通信データ入出力ポート54へ転送するバス割付けを要
求する信号、はＣＰＵ乗入れ要求信号で、ＣＰＵ１が
第２バス42の割付けを要求する信号である。
【００４６】（ａ）は転送応答信号０で、転送要求信号
０に対するデータ転送処理手段７からの応答信号、
（ｂ）は転送応答信号１で転送要求信号１に対する応答
信号、（ｃ）は転送応答信号２で転送要求信号２に対す
る応答信号、（ｄ）は転送応答信号３で転送要求信号３
に対する応答信号、（ｅ）はＣＰＵ乗入れ応答信号でＣ
ＰＵ乗入れ要求に対するデータ転送処理手段７のバス譲
渡信号である。
０に対するデータ転送処理手段７からの応答信号、
（ｂ）は転送応答信号１で転送要求信号１に対する応答
信号、（ｃ）は転送応答信号２で転送要求信号２に対す
る応答信号、（ｄ）は転送応答信号３で転送要求信号３
に対する応答信号、（ｅ）はＣＰＵ乗入れ応答信号でＣ
ＰＵ乗入れ要求に対するデータ転送処理手段７のバス譲
渡信号である。
【００４７】第２バスのデータ転送動作において、
（１）は読取画像のメモリ６へのデータ転送実行サイク
ル、（２）はメモリ６に蓄積済の読取画像を圧縮伸張器
53へ転送するデータ転送実行サイクル、（３）は圧縮伸
張器53で生成された符号化データの転送実行サイクル、
（４）はメモリ６に蓄積された符号化データを通信デー
タ入出力ポート54へ転送するデータ転送実行サイクル、
（５）はＣＰＵ１へのバス譲渡サイクルである。また
（ｉ）は第２バス42の空きサイクルである。つまり、デ
ータ転送処理手段７で実施すべきバス動作が無い場合の
サイクルで、このサイクルではバスは不活性状態にな
る。
（１）は読取画像のメモリ６へのデータ転送実行サイク
ル、（２）はメモリ６に蓄積済の読取画像を圧縮伸張器
53へ転送するデータ転送実行サイクル、（３）は圧縮伸
張器53で生成された符号化データの転送実行サイクル、
（４）はメモリ６に蓄積された符号化データを通信デー
タ入出力ポート54へ転送するデータ転送実行サイクル、
（５）はＣＰＵ１へのバス譲渡サイクルである。また
（ｉ）は第２バス42の空きサイクルである。つまり、デ
ータ転送処理手段７で実施すべきバス動作が無い場合の
サイクルで、このサイクルではバスは不活性状態にな
る。
【００４８】図４において、転送要求信号０〜３の発生
図は原理説明のためのタイミングの一例を示すためのも
のである。転送要求信号０〜３、ＣＰＵ乗入れ要求信号
はそれぞれ各種Ｉ／Ｏデバイス側、ＣＰＵ側の動作状態
に応じて発生するものであり、図４はそれらの要求に対
してデータ転送処理手段７が逐次処理実行している状態
を具体的に示したものである。
図は原理説明のためのタイミングの一例を示すためのも
のである。転送要求信号０〜３、ＣＰＵ乗入れ要求信号
はそれぞれ各種Ｉ／Ｏデバイス側、ＣＰＵ側の動作状態
に応じて発生するものであり、図４はそれらの要求に対
してデータ転送処理手段７が逐次処理実行している状態
を具体的に示したものである。
【００４９】転送要求信号０〜３以外の要求信号として
次のような信号があり、これらの信号は画受信操作に際
して同様に使われる。 転送要求信号４：メモリ６に蓄積済の受信符号化データ
を圧縮伸張器53へ転送するバス割付要求 転送要求信号５：圧縮伸張器53で生成された記録画デー
タをメモリ６へ転送するバス割付要求 転送要求信号６：メモリ６に蓄積済の記録画像を記録画
像出力ポート52へ転送するバス割付要求
次のような信号があり、これらの信号は画受信操作に際
して同様に使われる。 転送要求信号４：メモリ６に蓄積済の受信符号化データ
を圧縮伸張器53へ転送するバス割付要求 転送要求信号５：圧縮伸張器53で生成された記録画デー
タをメモリ６へ転送するバス割付要求 転送要求信号６：メモリ６に蓄積済の記録画像を記録画
像出力ポート52へ転送するバス割付要求
【００５０】以上の信号に対する応答信号も同様に定義
され以下のように構成される。 転送応答信号４：転送要求信号４に対するデータ転送処
理手段７からの応答信号 転送応答信号５：転送要求信号５に対する応答信号 転送応答信号６：転送要求信号６に対する応答信号
され以下のように構成される。 転送応答信号４：転送要求信号４に対するデータ転送処
理手段７からの応答信号 転送応答信号５：転送要求信号５に対する応答信号 転送応答信号６：転送要求信号６に対する応答信号
【００５１】なお、本例において、応答の信号番号割付
等は、任意であり、説明の都合上、上記の様に割付けた
ものであり、これ以外の割付けも当然可能である。
等は、任意であり、説明の都合上、上記の様に割付けた
ものであり、これ以外の割付けも当然可能である。
【００５２】本実施例を図５に示した従来の方法と基準
時間信号周期を同一として比較した場合、 ＣＰＵとＤＭＡＣのバス使用調定時間の存在。 さらに、それに起因して、バス使用調定処理とデー
タ転送実施処理の並行処理が不可能。 という点から、その処理時間は本質的に１／４以下に低
下する。
時間信号周期を同一として比較した場合、 ＣＰＵとＤＭＡＣのバス使用調定時間の存在。 さらに、それに起因して、バス使用調定処理とデー
タ転送実施処理の並行処理が不可能。 という点から、その処理時間は本質的に１／４以下に低
下する。
【００５３】次に第２実施例を説明する。図５は第２実
施例の構成を示すブロック図である。本実施例は第１実
施例を２つ接続したものでそれぞれＬＳＩ−１，ＬＳＩ
−２とし、ＬＳＩ−１の通信データ入出力ポートとＬＳ
Ｉ−２の読取画像入力ポート51および記録画像出力ポー
ト52とを接続する。これによりＬＳＩ−１は読取部及び
記録部制御用に使用し、ＬＳＩ−２は通信回線制御用に
使用する。
施例の構成を示すブロック図である。本実施例は第１実
施例を２つ接続したものでそれぞれＬＳＩ−１，ＬＳＩ
−２とし、ＬＳＩ−１の通信データ入出力ポートとＬＳ
Ｉ−２の読取画像入力ポート51および記録画像出力ポー
ト52とを接続する。これによりＬＳＩ−１は読取部及び
記録部制御用に使用し、ＬＳＩ−２は通信回線制御用に
使用する。
【００５４】以下に、送信動作時を例として、動作説明
を行う。本装置ではＬＳＩ−２のメモリ６に蓄積済の入
力電文を通信回線を通じて、相手に送信しながら、次の
異なる電文をＬＳＩ−１側を使用して読み取り部から入
力することも出来る構成としているので、その場合につ
いて説明する。
を行う。本装置ではＬＳＩ−２のメモリ６に蓄積済の入
力電文を通信回線を通じて、相手に送信しながら、次の
異なる電文をＬＳＩ−１側を使用して読み取り部から入
力することも出来る構成としているので、その場合につ
いて説明する。
【００５５】原稿を読み取った画はＬＳＩ−１で例えば
ＭＭＲ符号化される。そのＭＭＲ符号はＬＳＩ−２に送
出されて、メモリ６に逐次蓄積される。この動作を、こ
こで説明上、原稿蓄積入力操作と称する。
ＭＭＲ符号化される。そのＭＭＲ符号はＬＳＩ−２に送
出されて、メモリ６に逐次蓄積される。この動作を、こ
こで説明上、原稿蓄積入力操作と称する。
【００５６】ＬＳＩ−２側では以前の原稿蓄積入力操作
によって蓄積済のＭＭＲ符号化された電文を、以下のよ
うにして、通信相手機の能力に合わせた符号化方式に変
換して、通信相手機にデータを送信する。例えば、相手
機の能力がＭＨ符号化方式の場合、ＬＳＩ−２のメモリ
６のＭＭＲ符号化電文をＬＳ１−２内部の圧縮伸長器53
にいったん入力し、それを元の画データに伸長操作し、
復元された画データを再び、ＬＳＩ−２のメモリ６に一
旦蓄積する。次にその復元データを再び、同一の圧縮伸
長器53に入力して通信相手機の能力であるＭＨ符号に再
度符号化し、それをＬＳＩ−２のメモリ６に逐次入力す
る。そのようにして得られた、ＭＨ符号データをＬＳＩ
−２の通信データ入出力ポート54に転送して、モデム55
に入力し通信先に送出する。ここでの説明上、この動作
を符号化方式変換操作と称する。
によって蓄積済のＭＭＲ符号化された電文を、以下のよ
うにして、通信相手機の能力に合わせた符号化方式に変
換して、通信相手機にデータを送信する。例えば、相手
機の能力がＭＨ符号化方式の場合、ＬＳＩ−２のメモリ
６のＭＭＲ符号化電文をＬＳ１−２内部の圧縮伸長器53
にいったん入力し、それを元の画データに伸長操作し、
復元された画データを再び、ＬＳＩ−２のメモリ６に一
旦蓄積する。次にその復元データを再び、同一の圧縮伸
長器53に入力して通信相手機の能力であるＭＨ符号に再
度符号化し、それをＬＳＩ−２のメモリ６に逐次入力す
る。そのようにして得られた、ＭＨ符号データをＬＳＩ
−２の通信データ入出力ポート54に転送して、モデム55
に入力し通信先に送出する。ここでの説明上、この動作
を符号化方式変換操作と称する。
【００５７】本実施例の装置構成では、この２つの操作
をＬＳＩ−２とＬＳＩ−１で独立して行う構成としてい
るので、次のような動作を行うことができる。即ち、以
前の操作によりＬＳＩ−２のメモリ６に蓄積された電文
を相手の装置に伝送中に、次の全く異なる相手先への原
稿を、ＬＳＩ−１側を使用して原稿蓄積入力操作を行わ
せるという、二重の動作を行うことができるという特長
をこの装置構成では有するものである。
をＬＳＩ−２とＬＳＩ−１で独立して行う構成としてい
るので、次のような動作を行うことができる。即ち、以
前の操作によりＬＳＩ−２のメモリ６に蓄積された電文
を相手の装置に伝送中に、次の全く異なる相手先への原
稿を、ＬＳＩ−１側を使用して原稿蓄積入力操作を行わ
せるという、二重の動作を行うことができるという特長
をこの装置構成では有するものである。
【００５８】更に補足すれば、ＬＳＩ−１に対して、Ｌ
ＳＩ−２を複数個接続する構成とした場合、例えば、８
個接続すれば、異なる８カ所への、同時電文送信動作を
行いつつ、次の原稿を入力することが出来るような装置
も構成可能である。
ＳＩ−２を複数個接続する構成とした場合、例えば、８
個接続すれば、異なる８カ所への、同時電文送信動作を
行いつつ、次の原稿を入力することが出来るような装置
も構成可能である。
【００５９】
【発明の効果】以上の説明から明らかなように、本発明
はＣＰＵに優先してバスを管理するデータ転送処理手段
を設けることにより、処理速度と柔軟性に優れ、コンパ
クトな回路となるイメージ処理装置を実現する。
はＣＰＵに優先してバスを管理するデータ転送処理手段
を設けることにより、処理速度と柔軟性に優れ、コンパ
クトな回路となるイメージ処理装置を実現する。
【図１】本発明の原理を説明する構成図である。
【図２】本発明の実施例の構成を示すブロック図であ
る。
る。
【図３】データ転送処理手段の構成を示すブロック図で
ある。
ある。
【図４】データ転送処理手段の動作フローと第２バスの
データ転送を示すタイミングチャートである。
データ転送を示すタイミングチャートである。
【図５】第２実施例の構成を示すブロック図である。
【図６】従来装置の構成例を示すブロック図である。
１ ＣＰＵ ２ 第１バス ３ ゲート ６ メモリ ７ データ転送処理手段 41，42 第２バス 51 読取画像入力ポート 52 記録画像出力ポート 53 圧縮伸張器 54 通信データ入出力ポート 55 モデム 71 優先順位判定回路 72 バス実行制御回路 73 アドレス信号発生回路 74 リード／ライト指示回路 75 転送応答信号作成回路
Claims (7)
- 【請求項１】 装置の制御を行うＣＰＵ（１）と、この
ＣＰＵ（１）が専有する第１バス（２）と、この第１バ
ス（２）とゲート（３）を介して接続される第２バス
（４）と、この第２バス（４）に接続するデバイス
（５）と、前記第２バス（４）に接続するメモリ（６）
と、前記第１バス（２）と前記第２バス（４）に接続
し、前記ゲート（３）を制御すると共に前記第２バス
（４）を制御するデータ転送処理手段（７）とを備えた
ことを特徴とするイメージ処理装置。 - 【請求項２】 前記デバイス（５）が読取画像入力ポー
ト、記録画像出力ポート、画像圧縮伸張器、通信データ
入出力ポートを含むことを特徴とする請求項１記載のイ
メージ処理装置。 - 【請求項３】 前記データ転送処理手段（７）は前記第
２バス（４）の使用に対し予め定めた優先順位に基づき
基準時間を単位とした時分割多重手法によりデータ転送
を制御することを特徴とする請求項１または２記載のイ
メージ処理装置。 - 【請求項４】 前記データ転送処理手段（７）は単一の
優先順位判定回路を有し、優先順位の判定を前記基準時
間の１単位時間毎に一斉に比較処理すると同時に１単位
時間前の判定処理結果に基づいた処理を実施するように
したことを特徴とする請求項３記載のイメージ処理装
置。 - 【請求項５】 前記第１バス（２）、前記ゲート
（３）、前記第２バス（４）、前記デバイス（５）、前
記データ転送処理手段（７）を単一のシリコンチップ上
に集約した集積回路としたことを特徴とする請求項１〜
４のいずれかに記載のイメージ処理装置。 - 【請求項６】 前記集積回路を複数個それぞれの有する
前記通信データ入出力ポートと、前記読取画像入力ポー
トおよび前記記録画像出力ポートとを接続したことを特
徴とする請求項５記載のイメージ処理装置。 - 【請求項７】 前記複数の集積回路を単一シリコンチッ
プ上に集約した集積回路としたことを特徴とする請求項
６記載のイメージ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220556A JPH0561951A (ja) | 1991-08-30 | 1991-08-30 | イメージ処理装置 |
| US07/936,945 US5434983A (en) | 1991-08-30 | 1992-08-28 | Data processing apparatus having first bus with bus arbitration independent of CPU, second bus for CPU, and gate between first and second buses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220556A JPH0561951A (ja) | 1991-08-30 | 1991-08-30 | イメージ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561951A true JPH0561951A (ja) | 1993-03-12 |
Family
ID=16752849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3220556A Pending JPH0561951A (ja) | 1991-08-30 | 1991-08-30 | イメージ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5434983A (ja) |
| JP (1) | JPH0561951A (ja) |
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1991
- 1991-08-30 JP JP3220556A patent/JPH0561951A/ja active Pending
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1992
- 1992-08-28 US US07/936,945 patent/US5434983A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5434983A (en) | 1995-07-18 |
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