JP3153257B2 - ファクシミリ装置 - Google Patents
ファクシミリ装置Info
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- JP3153257B2 JP3153257B2 JP05955991A JP5955991A JP3153257B2 JP 3153257 B2 JP3153257 B2 JP 3153257B2 JP 05955991 A JP05955991 A JP 05955991A JP 5955991 A JP5955991 A JP 5955991A JP 3153257 B2 JP3153257 B2 JP 3153257B2
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- JP
- Japan
- Prior art keywords
- control unit
- memory
- common bus
- compression
- bus
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- Facsimiles In General (AREA)
- Storing Facsimile Image Data (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ファクシミリ装置に関
する。
する。
【０００２】
【従来の技術】従来のファクシミリ装置は、通常、通信
制御部と、ホスト制御部と、その他の制御部とを分離し
て構成しており、メモリやＩ／Ｏ装置は、各制御部内の
ＣＰＵバスに固定されている。このため各制御部間のメ
モリ内データの送受信や各ＣＰＵ間のデータの受け渡し
は専用インターフェースを用いて行われている。
制御部と、ホスト制御部と、その他の制御部とを分離し
て構成しており、メモリやＩ／Ｏ装置は、各制御部内の
ＣＰＵバスに固定されている。このため各制御部間のメ
モリ内データの送受信や各ＣＰＵ間のデータの受け渡し
は専用インターフェースを用いて行われている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例では、次のような欠点があった。 （１）メモリやＩ／Ｏ装置を、各制御部毎に専用のＣＰ
Ｕバスに接続して構成するため、ハード構成が大きくな
り、また各制御部間およびメモリやＩ／Ｏ装置間の画像
データや制御データ等のパスが一元的に決まってしま
い、自由度の大きいシステムを構成することが困難であ
る。 （２）制御部間のデータ受け渡しを専用インタフェース
で行うため、インタフェースを制御するＩ／Ｏ装置が各
制御部で必要となり、またこのインタフェース制御用Ｉ
／Ｏ装置のレジスタ設定またはハンドシェーク等のため
に、通信時間にオーバーヘッドがかかり、全体の通信処
理速度が遅くなってしまう。
来例では、次のような欠点があった。 （１）メモリやＩ／Ｏ装置を、各制御部毎に専用のＣＰ
Ｕバスに接続して構成するため、ハード構成が大きくな
り、また各制御部間およびメモリやＩ／Ｏ装置間の画像
データや制御データ等のパスが一元的に決まってしま
い、自由度の大きいシステムを構成することが困難であ
る。 （２）制御部間のデータ受け渡しを専用インタフェース
で行うため、インタフェースを制御するＩ／Ｏ装置が各
制御部で必要となり、またこのインタフェース制御用Ｉ
／Ｏ装置のレジスタ設定またはハンドシェーク等のため
に、通信時間にオーバーヘッドがかかり、全体の通信処
理速度が遅くなってしまう。
【０００４】本発明は、通信制御部やホスト制御部等の
各制御部間およびメモリやＩ／Ｏ装置間で効率よく通信
を行うことができ、装置全体の小型化を図ることができ
るファクシミリ装置を提供することを目的とする。
各制御部間およびメモリやＩ／Ｏ装置間で効率よく通信
を行うことができ、装置全体の小型化を図ることができ
るファクシミリ装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、共通バスと、
上記共通バス上のメモリと、上記共通バス上のバススレ
ーブである圧縮伸長回路と、上記共通バスを介して、上
記メモリと上記圧縮伸長回路とに任意にアクセスするこ
とが可能な第１のバスマスタと、スキャナから画像デー
タを入力するためのスキャナインタフェースとを具備す
る第１の制御部と、上記共通バスを介して、上記メモリ
と上記圧縮伸長回路とに任意にアクセスすることが可能
な第２のバスマスタと、回線との間のデータの送受信を
制御する回線インタフェースとを具備した第２の制御部
と、上記第１の制御部と上記第２の制御部とが、上記メ
モリを介して、画像データの受け渡しを行う画像インタ
フェース手段とを具備し、上記第１の制御部は、上記第
２の制御部に渡すための画像データを上記メモリに書き
込む際に、上記圧縮伸長回路を用いて第１の符号変換を
行い、上記第２の制御部は、上記第１の制御部が書き込
んだ画像データを上記メモリから読み出す際に、上記圧
縮伸長回路を用いて第２の符号変換を行うファクシミリ
装置である。
上記共通バス上のメモリと、上記共通バス上のバススレ
ーブである圧縮伸長回路と、上記共通バスを介して、上
記メモリと上記圧縮伸長回路とに任意にアクセスするこ
とが可能な第１のバスマスタと、スキャナから画像デー
タを入力するためのスキャナインタフェースとを具備す
る第１の制御部と、上記共通バスを介して、上記メモリ
と上記圧縮伸長回路とに任意にアクセスすることが可能
な第２のバスマスタと、回線との間のデータの送受信を
制御する回線インタフェースとを具備した第２の制御部
と、上記第１の制御部と上記第２の制御部とが、上記メ
モリを介して、画像データの受け渡しを行う画像インタ
フェース手段とを具備し、上記第１の制御部は、上記第
２の制御部に渡すための画像データを上記メモリに書き
込む際に、上記圧縮伸長回路を用いて第１の符号変換を
行い、上記第２の制御部は、上記第１の制御部が書き込
んだ画像データを上記メモリから読み出す際に、上記圧
縮伸長回路を用いて第２の符号変換を行うファクシミリ
装置である。
【０００６】
【実施例】図１は、本発明の一実施例を示すブロック図
である。
である。
【０００７】通信制御部１０は、回線インタフェースを
管理する制御部であり、ホスト制御部１１は、装置のサ
ービス動作を管理する制御部である。また、制御部１２
は、その他の制御部である。以上の各制御部１０〜１２
は、それぞれＣＰＵを有している。
管理する制御部であり、ホスト制御部１１は、装置のサ
ービス動作を管理する制御部である。また、制御部１２
は、その他の制御部である。以上の各制御部１０〜１２
は、それぞれＣＰＵを有している。
【０００８】バス１３は、上記各制御部１０〜１２から
任意にアクセスできる共通バスであり、この共通バス１
３には、メモリ１４と、Ｉ／Ｏポート１５、１６が接続
されている。
任意にアクセスできる共通バスであり、この共通バス１
３には、メモリ１４と、Ｉ／Ｏポート１５、１６が接続
されている。
【０００９】バッファ１７は、通信制御部１０と共通バ
ス１３とを接続／開放するものであり、バッファ１８
は、ホスト制御部１１と共通バス１３とを接続／解放す
るものである。また、バッファ１９は、他の制御部１２
と共通バス１３とを接続／開放するものである。
ス１３とを接続／開放するものであり、バッファ１８
は、ホスト制御部１１と共通バス１３とを接続／解放す
るものである。また、バッファ１９は、他の制御部１２
と共通バス１３とを接続／開放するものである。
【００１０】各バッファ１７〜１９は、共通バス１３の
データバス、アドレスバス、制御線に接続され、データ
バスの部分は、それぞれ入力ラッチ付きのバッファで構
成されている。
データバス、アドレスバス、制御線に接続され、データ
バスの部分は、それぞれ入力ラッチ付きのバッファで構
成されている。
【００１１】また、メモリ１４において、エリア１Ａ
は、通信制御部１０のＣＰＵのためのプログラム用ワー
クエリアであり、エリア１Ｂは、ホスト制御部１１のＣ
ＰＵのためのプログラム用ワークエリアである。また、
エリア１Ｃは、他の制御部１２のＣＰＵのためのプログ
ラム用ワークエリアであり、エリア１Ｄは、各制御部１
０〜１２のＣＰＵ間のデータを受け渡しするためのエリ
アである。さらに、エリア１Ｅは、各制御部１０〜１２
が特に画像処理のために共通にアクセスできるエリアで
ある。
は、通信制御部１０のＣＰＵのためのプログラム用ワー
クエリアであり、エリア１Ｂは、ホスト制御部１１のＣ
ＰＵのためのプログラム用ワークエリアである。また、
エリア１Ｃは、他の制御部１２のＣＰＵのためのプログ
ラム用ワークエリアであり、エリア１Ｄは、各制御部１
０〜１２のＣＰＵ間のデータを受け渡しするためのエリ
アである。さらに、エリア１Ｅは、各制御部１０〜１２
が特に画像処理のために共通にアクセスできるエリアで
ある。
【００１２】各制御部１０〜１２のプログラム用ワーク
エリア１Ａ〜１Ｃは、それぞれ対応する制御部１０〜１
２内のＣＰＵ専用のメモリであり、これらワークエリア
にアクセスする場合には、他のＣＰＵのワークエリアに
アクセスが行われないよう、バッファ１７〜１９のアド
レス接続部分のアドレスビットのいくつかを各制御部１
０〜１２のアドレス空間に応じて固定的にマスクして行
う。
エリア１Ａ〜１Ｃは、それぞれ対応する制御部１０〜１
２内のＣＰＵ専用のメモリであり、これらワークエリア
にアクセスする場合には、他のＣＰＵのワークエリアに
アクセスが行われないよう、バッファ１７〜１９のアド
レス接続部分のアドレスビットのいくつかを各制御部１
０〜１２のアドレス空間に応じて固定的にマスクして行
う。
【００１３】また、エリア１Ｄおよびエリア１Ｅは、各
制御部１０〜１２内の物理メモリ空間を、上記メモリ１
４の物理メモリ空間に対応させて共通にアクセスするこ
とができる。
制御部１０〜１２内の物理メモリ空間を、上記メモリ１
４の物理メモリ空間に対応させて共通にアクセスするこ
とができる。
【００１４】また、原稿を読み取るスキャナ１Ｆと、印
字出力するプリンタ１Ｇとは、ホスト制御部１１に接続
されている。
字出力するプリンタ１Ｇとは、ホスト制御部１１に接続
されている。
【００１５】また、Ｉ／Ｏポート１５には、パーソナル
コンピュータ等の外部装置１Ｈが接続されている。
コンピュータ等の外部装置１Ｈが接続されている。
【００１６】以上の構成において、各制御部１０〜１２
から、共通バス１３に接続されたメモリ１４またはＩ／
Ｏポート１５、１６にデータを書き込む場合には、書き
込みデータは、それぞれのバッファ１７〜１９にラッチ
された後、共通バス１３内のアクセス順序に従ってバッ
ファ１７〜１９から出力され、メモリ１４またはＩ／Ｏ
ポート１５、１６に送られる。
から、共通バス１３に接続されたメモリ１４またはＩ／
Ｏポート１５、１６にデータを書き込む場合には、書き
込みデータは、それぞれのバッファ１７〜１９にラッチ
された後、共通バス１３内のアクセス順序に従ってバッ
ファ１７〜１９から出力され、メモリ１４またはＩ／Ｏ
ポート１５、１６に送られる。
【００１７】このため、ある制御部内のＣＰＵによるメ
モリまたはＩ／Ｏポートへのデータ書込み時には、当該
制御部以外の制御部によるメモリまたはＩ／Ｏポートへ
のアクセス中かどうかにかかわらず、バッファへの書込
みでアクセスを終了することができる。
モリまたはＩ／Ｏポートへのデータ書込み時には、当該
制御部以外の制御部によるメモリまたはＩ／Ｏポートへ
のアクセス中かどうかにかかわらず、バッファへの書込
みでアクセスを終了することができる。
【００１８】また、各制御部１０〜１２から共通バス１
３に接続されたメモリ１４またはＩ／Ｏポート１５、１
６のデータを読み出す場合には、共通バス１３に接続さ
れた各バッファ１７〜１９とメモリ１４またはＩ／Ｏポ
ート１５、１６との間のデータ転送は、パイプライン方
式で高速に行われるため、アクセスの競合による制御部
内のＣＰＵのアクセスサイクルへのウエイト挿入は、従
来の専用メモリ、Ｉ／Ｏポートへのアクセスの場合と同
等に行うことができる。
３に接続されたメモリ１４またはＩ／Ｏポート１５、１
６のデータを読み出す場合には、共通バス１３に接続さ
れた各バッファ１７〜１９とメモリ１４またはＩ／Ｏポ
ート１５、１６との間のデータ転送は、パイプライン方
式で高速に行われるため、アクセスの競合による制御部
内のＣＰＵのアクセスサイクルへのウエイト挿入は、従
来の専用メモリ、Ｉ／Ｏポートへのアクセスの場合と同
等に行うことができる。
【００１９】以上述べた動作に従って、各制御部１０〜
１２は、共通バス１３に接続されたメモリ１４、Ｉ／Ｏ
ポート１５、１６を、あたかも専用のメモリ、Ｉ／Ｏポ
ートとして任意に自由にアクセスすることができる。
１２は、共通バス１３に接続されたメモリ１４、Ｉ／Ｏ
ポート１５、１６を、あたかも専用のメモリ、Ｉ／Ｏポ
ートとして任意に自由にアクセスすることができる。
【００２０】図２は、本発明の他の実施例を示すブロッ
ク図である。
ク図である。
【００２１】この実施例は、共通バスに接続されるＩ／
Ｏ装置として、画像データの符号化または復号化を行う
圧縮／伸長回路２４を設けたものである。
Ｏ装置として、画像データの符号化または復号化を行う
圧縮／伸長回路２４を設けたものである。
【００２２】なお、図２において、通信制御部２０、ホ
スト制御部２１、共通バス２２、メモリ２３、スキャナ
２５、プリンタ２６は、上記実施例の各装置と同様の構
成となっている。
スト制御部２１、共通バス２２、メモリ２３、スキャナ
２５、プリンタ２６は、上記実施例の各装置と同様の構
成となっている。
【００２３】上記構成において、ファクシミリ送信を行
う場合、スキャナ２５で読み込まれた原稿の画像データ
は、ホスト制御部２１で画像処理変換した後、ホスト制
御部２１が、圧縮／伸長回路２４の動作モードを設定
し、圧縮／伸長回路２４で圧縮データに変換してメモリ
２３へ転送する。
う場合、スキャナ２５で読み込まれた原稿の画像データ
は、ホスト制御部２１で画像処理変換した後、ホスト制
御部２１が、圧縮／伸長回路２４の動作モードを設定
し、圧縮／伸長回路２４で圧縮データに変換してメモリ
２３へ転送する。
【００２４】なお、複数枚の原稿をスキャナ２５で読み
取った場合には、複数ページ分の圧縮データがメモリ２
３に蓄積される。
取った場合には、複数ページ分の圧縮データがメモリ２
３に蓄積される。
【００２５】次に、今度は通信制御部２０が、圧縮／伸
長回路２４の動作モードを設定し、メモリ２３に蓄積し
た圧縮データを読み出して圧縮／伸長回路２４に送り、
ここで通信すべき圧縮データに変換した後、通信制御部
２０に取り込んで回線に出力する。
長回路２４の動作モードを設定し、メモリ２３に蓄積し
た圧縮データを読み出して圧縮／伸長回路２４に送り、
ここで通信すべき圧縮データに変換した後、通信制御部
２０に取り込んで回線に出力する。
【００２６】また、ファクシミリ受信を行う場合、回線
から受信された圧縮データは、通信制御部２０が圧縮／
伸長回路２４の動作モードを設定し、圧縮／伸長回路２
４で伸長された後、ホスト制御部２１を介してプリンタ
２６で印字出力される。
から受信された圧縮データは、通信制御部２０が圧縮／
伸長回路２４の動作モードを設定し、圧縮／伸長回路２
４で伸長された後、ホスト制御部２１を介してプリンタ
２６で印字出力される。
【００２７】このように、圧縮／伸長回路２４は、通信
制御部２０とホスト制御部２１とで共有して、動作を切
り換えて使用することができる。
制御部２０とホスト制御部２１とで共有して、動作を切
り換えて使用することができる。
【００２８】なお、上記各実施例では、各制御部のバス
マスタとしてＣＰＵのみを有する場合について説明した
が、ＤＭＡコントローラを有するものを含むものであっ
ても良い。
マスタとしてＣＰＵのみを有する場合について説明した
が、ＤＭＡコントローラを有するものを含むものであっ
ても良い。
【００２９】
【発明の効果】本発明によれば、装置全体として効率的
に送信画像を処理することが可能になるという効果を奏
する。
に送信画像を処理することが可能になるという効果を奏
する。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の他の実施例を示すブロック図である。
１０、２０…通信制御部、 １１、２１…ホスト制御部、 １２…他の制御部、 １３、２２…共通バス、 １４、２３…メモリ、 １５、１６…Ｉ／Ｏポート、 １７〜１９…バッファ、 １Ｆ、２５…スキャナ、 １Ｇ、２６…プリンタ、 １Ｈ…外部装置、 ２４…圧縮／伸長回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/00 - 1/00 108 H04N 1/21 G06F 15/16 - 15/177 682 G06F 13/00 351 - 357 G06F 12/14 - 12/14 320
Claims (1)
- 【請求項１】 共通バスと； 上記共通バス上のメモリと；上記共通バス上のバススレーブである圧縮伸長回路と； 上記共通バスを介して、上記メモリと上記圧縮伸長回路
とに 任意にアクセスすることが可能な第１のバスマスタ
と、スキャナから画像データを入力するためのスキャナ
インタフェースとを具備する第１の制御部と；上記共通バスを介して、上記メモリと上記圧縮伸長回路
とに 任意にアクセスすることが可能な第２のバスマスタ
と、回線との間のデータの送受信を制御する回線インタ
フェースとを具備した第２の制御部と；上記第１の制御部と上記第２の制御部とが、上記メモリ
を介して、画像データの受け渡しを行う画像インタフェ
ース手段と； を具備し、上記第１の制御部は、上記第２の制御部に渡
すための画像データを上記メモリに書き込む際に、上記
圧縮伸長回路を用いて第１の符号変換を行い、 上記第２の制御部は、上記第１の制御部が書き込んだ画
像データを上記メモリから読み出す際に、上記圧縮伸長
回路を用いて第２の符号変換を行う ことを特徴とするフ
ァクシミリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05955991A JP3153257B2 (ja) | 1991-03-01 | 1991-03-01 | ファクシミリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05955991A JP3153257B2 (ja) | 1991-03-01 | 1991-03-01 | ファクシミリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04275763A JPH04275763A (ja) | 1992-10-01 |
| JP3153257B2 true JP3153257B2 (ja) | 2001-04-03 |
Family
ID=13116728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05955991A Expired - Fee Related JP3153257B2 (ja) | 1991-03-01 | 1991-03-01 | ファクシミリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3153257B2 (ja) |
-
1991
- 1991-03-01 JP JP05955991A patent/JP3153257B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04275763A (ja) | 1992-10-01 |
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Legal Events
| Date | Code | Title | Description |
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